JPS6132620A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPS6132620A JPS6132620A JP15283384A JP15283384A JPS6132620A JP S6132620 A JPS6132620 A JP S6132620A JP 15283384 A JP15283384 A JP 15283384A JP 15283384 A JP15283384 A JP 15283384A JP S6132620 A JPS6132620 A JP S6132620A
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- JP
- Japan
- Prior art keywords
- level
- emitter
- transistor
- circuit
- base
- Prior art date
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- Pending
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【発明の利用分野〕
本発明はエミッタ結合形論理回路（Ｅ ＣＬ）で構成さ
れた回路からＴＴＬで構成された回路にその論理レベル
を変換するのに好適な変換回路に関する。
れた回路からＴＴＬで構成された回路にその論理レベル
を変換するのに好適な変換回路に関する。
従来のＥＣＬをＴＴＬに変換する回路は第１図に示すよ
うな回路が用いられている。これはＥＣＬ出力を受ける
差動入力回路とＴＴＬのトーテムポール出力回路を結合
した形であり、その出力回路のトランジスタと飽和させ
て用いるために動作速度が遅くなる点をショットキーダ
イオードでクランプして蓄積効果を除くことにより動作
速度を改善し、高速化を図っている。しかし、ショット
キーダイオードはコレクタの濃度に制約を与えるなど、
素子作成条件が複雑化する欠点がある。また、回路構成
素子数が多いという欠点もある。
うな回路が用いられている。これはＥＣＬ出力を受ける
差動入力回路とＴＴＬのトーテムポール出力回路を結合
した形であり、その出力回路のトランジスタと飽和させ
て用いるために動作速度が遅くなる点をショットキーダ
イオードでクランプして蓄積効果を除くことにより動作
速度を改善し、高速化を図っている。しかし、ショット
キーダイオードはコレクタの濃度に制約を与えるなど、
素子作成条件が複雑化する欠点がある。また、回路構成
素子数が多いという欠点もある。
本発明の目的は通常のトランジスタを用いて、非飽和の
論理回路を構成して高速の変換速度をもつＥＣＬ−ＴＴ
Ｌ変換回路を提供することにある。
論理回路を構成して高速の変換速度をもつＥＣＬ−ＴＴ
Ｌ変換回路を提供することにある。
上記目的を達成するために、エミッタ定電源をもつ差動
回路のコレクタにエミッタホロワを接続した回路構成と
し、差動回路のベースに入力して、エミッタホロワのエ
ミッタより出力を得るものとした。この回路では、入力
を電流スイッチに置き換え、コレクタ抵抗による電位降
下で出力レベルを決定するために、トランジスタを飽和
させないで用いることが出来る。
回路のコレクタにエミッタホロワを接続した回路構成と
し、差動回路のベースに入力して、エミッタホロワのエ
ミッタより出力を得るものとした。この回路では、入力
を電流スイッチに置き換え、コレクタ抵抗による電位降
下で出力レベルを決定するために、トランジスタを飽和
させないで用いることが出来る。
以下、本発明を実施例によって詳しく説明する。
第２図に本発明の第１の実施例を示し、その動作を説明
する。トランジスタＱ１とＱ２、抵抗Ｒ１とＲ２および
定電流源１（例えば、図中・にあるようにトランジスタ
Ｑ５と抵抗Ｒで構成する。）から成る差動回路のトラン
ジスタＱ２のコレクタに、抵抗ｒ′と第２の定電流源２
（例えばトランジスタＱ６と抵抗ｒ′で構成する）が接
続されたエミッタホロワＱ３を接続した回路構成である
。なおダイオード接続されたトランジスタＱ４と抵抗ｒ
′は定電流源１，２のトランジスタＱ５．Ｑ６６ベース
にバイアス電位を与える。トランジスタＱ３は常に非飽
和状態にありそのベース電流を工、１．ペースエミッタ
電圧をＶ□３とすると、入力ｖ１い、がＨレベルｇＶ１
＊ｚがＬレベルのとき、ＱｌがＯＮ、Ｑ２がＯＦＦの状
態となり、出力電圧ＶｏｕｙはＶｃｃ Ｖｍｙａ
ｌｌ１３ＸＲ２＊Ｖａａ−Ｖｓ１３ となり−Ｖｃｃ
を５ｖとすれば、ＴＴＬＬ／ベルでのＨレベルとなる。
する。トランジスタＱ１とＱ２、抵抗Ｒ１とＲ２および
定電流源１（例えば、図中・にあるようにトランジスタ
Ｑ５と抵抗Ｒで構成する。）から成る差動回路のトラン
ジスタＱ２のコレクタに、抵抗ｒ′と第２の定電流源２
（例えばトランジスタＱ６と抵抗ｒ′で構成する）が接
続されたエミッタホロワＱ３を接続した回路構成である
。なおダイオード接続されたトランジスタＱ４と抵抗ｒ
′は定電流源１，２のトランジスタＱ５．Ｑ６６ベース
にバイアス電位を与える。トランジスタＱ３は常に非飽
和状態にありそのベース電流を工、１．ペースエミッタ
電圧をＶ□３とすると、入力ｖ１い、がＨレベルｇＶ１
＊ｚがＬレベルのとき、ＱｌがＯＮ、Ｑ２がＯＦＦの状
態となり、出力電圧ＶｏｕｙはＶｃｃ Ｖｍｙａ
ｌｌ１３ＸＲ２＊Ｖａａ−Ｖｓ１３ となり−Ｖｃｃ
を５ｖとすれば、ＴＴＬＬ／ベルでのＨレベルとなる。
逆に入力■１４□がＬレベ）Ｌ’−Ｖｘｗｚ ノＨレベ
ルのとき、ＱｌがＯＦＦ。
ルのとき、ＱｌがＯＦＦ。
Ｑ２がＯＮの状態となり、Ｑ２に電流■が流れて、出力
電圧Ｖｏｕ、ｒはｖ、。 （Ｉａａ ＋ Ｉ ） Ｘ
Ｒ２−ｖ□３＝＝■。。−ｖｍｗａ −ｌＸＲ２となり
Ｖ。ＩＩ、二〇となるようにｌＸＲ２を適当に選ぶこと
によってＴＴＬレベルのＬレベルが得られる。また、■
□を一５ｖ程度に選ぶことによりＥＣＬレベルの入力信
号に対応できる。しかし、ｖｏ。が＋５ｖ、■、が一５
ｖとすると、デバイスには最大１０ｖの電圧がかかるこ
とがあり、高速のデバイスでは耐圧不足を生じることが
ある。たとえば出力電圧ｖｏｔ＋’ｒがＨレベルの時、
トランジスタＱ６に耐圧以上の電圧がかかる場合がある
。
電圧Ｖｏｕ、ｒはｖ、。 （Ｉａａ ＋ Ｉ ） Ｘ
Ｒ２−ｖ□３＝＝■。。−ｖｍｗａ −ｌＸＲ２となり
Ｖ。ＩＩ、二〇となるようにｌＸＲ２を適当に選ぶこと
によってＴＴＬレベルのＬレベルが得られる。また、■
□を一５ｖ程度に選ぶことによりＥＣＬレベルの入力信
号に対応できる。しかし、ｖｏ。が＋５ｖ、■、が一５
ｖとすると、デバイスには最大１０ｖの電圧がかかるこ
とがあり、高速のデバイスでは耐圧不足を生じることが
ある。たとえば出力電圧ｖｏｔ＋’ｒがＨレベルの時、
トランジスタＱ６に耐圧以上の電圧がかかる場合がある
。
そこでトランジスタＱ３とＱ６の間に抵抗Ｒ′を入れる
ことにより、Ｑ６にかかる電圧を分圧し、その耐圧を保
償することができる。ここでＱ６の耐圧が十分の場合は
Ｒ′は省略することができる。
ことにより、Ｑ６にかかる電圧を分圧し、その耐圧を保
償することができる。ここでＱ６の耐圧が十分の場合は
Ｒ′は省略することができる。
次に、第３図に本発明の第２の実施例を示し、その動作
を説明する。基本的動作は実施例１と同じである。Ｑ６
の耐圧保償用として、抵抗Ｒ′の代わりに、ベース接地
のトランジスタＱ７を用いている点が第２図とことなり
、他は第２図の実施例と同様な回路構成となっている。
を説明する。基本的動作は実施例１と同じである。Ｑ６
の耐圧保償用として、抵抗Ｒ′の代わりに、ベース接地
のトランジスタＱ７を用いている点が第２図とことなり
、他は第２図の実施例と同様な回路構成となっている。
このＱｌのベース電圧を一定電位（図３ではＯＶ）とす
ることにより、Ｑ６にかかる電圧を低減することができ
る。
ることにより、Ｑ６にかかる電圧を低減することができ
る。
本発明によれば、従来に比べ構成素子数が減少して回路
が簡略化されることや、ショットキーバリアダイオード
付トランジスタを用いなくても高速のＥＣＬ−ＴＴＬ変
換回路が実現出来、その性能向上が図れるほか、回路構
成の簡単さからＩＣ化にも適しておりその経済的効果は
大きい。
が簡略化されることや、ショットキーバリアダイオード
付トランジスタを用いなくても高速のＥＣＬ−ＴＴＬ変
換回路が実現出来、その性能向上が図れるほか、回路構
成の簡単さからＩＣ化にも適しておりその経済的効果は
大きい。
【図面の簡単な説明】
第１図は、従来のＥＣＬ−ＴＴＬ変換回路の回路図、第
２図は、本発明の第１の実施例を示す回路図、第３図は
、本発明の第２の実施例を示す回路図である。 Ｑ１〜Ｑ７・・・トランジスタ、Ｒ１−Ｒ２，Ｒ。 Ｒ’ 、ｒ、ｒ’ 、ｒ’−抵抗、１．２−・・定電流
源、ｖｌｌＩ、 Ｖｌ、・・・入力電圧、Ｖ。、Ｔ・・
・出力電圧、Ｖｏｃ。 第 １ 口 Ｖｃｐ ＶＥ！ 第 ３ 目 Ｘ７；。
２図は、本発明の第１の実施例を示す回路図、第３図は
、本発明の第２の実施例を示す回路図である。 Ｑ１〜Ｑ７・・・トランジスタ、Ｒ１−Ｒ２，Ｒ。 Ｒ’ 、ｒ、ｒ’ 、ｒ’−抵抗、１．２−・・定電流
源、ｖｌｌＩ、 Ｖｌ、・・・入力電圧、Ｖ。、Ｔ・・
・出力電圧、Ｖｏｃ。 第 １ 口 Ｖｃｐ ＶＥ！ 第 ３ 目 Ｘ７；。
Claims (1)
- 【特許請求の範囲】 １、エミッタが共通に接続され、コレクタにそれぞれ負
荷が接続されて差動構成を成す第１、第２のトランジス
タと、前記第１、第２のトランジスタの一方のコレクタ
にベースが接続され、エミッタに負荷として定電流源が
接続された第３のトランジスタからなるエミッタホロワ
回路を有し、前記第１、第２のトランジスタの少なくと
も一方のベースにＥＣＬレベルの信号を入力し、前記第
３のトランジスタのエミッタからレベル変換されて出力
を得るレベル変換回路。 ２、前記第３のトランジスタのエミッタは耐圧保護用の
分圧素子を介して前記定電流源に接続されることを特徴
とする特許請求の範囲第１項に記載のレベル変換回路。 ３、上記エミッタホロア回路の負荷が抵抗と定電流源で
あることを特徴とする特許請求の範囲第１項記載のレベ
ル変換回路。 ４、上記エミッタホロア回路の負荷がベースを一定電位
にしたトランジスタと、定電流源の縦続接続したもので
あることを特徴とする特許請求の範囲第１項記載のレベ
ル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283384A JPS6132620A (ja) | 1984-07-25 | 1984-07-25 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15283384A JPS6132620A (ja) | 1984-07-25 | 1984-07-25 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132620A true JPS6132620A (ja) | 1986-02-15 |
Family
ID=15549125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15283384A Pending JPS6132620A (ja) | 1984-07-25 | 1984-07-25 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132620A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01182579A (ja) * | 1988-01-14 | 1989-07-20 | Hitachi Ltd | 低脈流ポンプ装置 |
-
1984
- 1984-07-25 JP JP15283384A patent/JPS6132620A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01182579A (ja) * | 1988-01-14 | 1989-07-20 | Hitachi Ltd | 低脈流ポンプ装置 |
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