JPS6132565A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
- Publication number
- JPS6132565A JPS6132565A JP15480284A JP15480284A JPS6132565A JP S6132565 A JPS6132565 A JP S6132565A JP 15480284 A JP15480284 A JP 15480284A JP 15480284 A JP15480284 A JP 15480284A JP S6132565 A JPS6132565 A JP S6132565A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- polysilicon layer
- holding
- signal line
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭＯＳ集積回路に関し、特にダイナミック回路
の構造のＭＯＳ集積回路に関する。
の構造のＭＯＳ集積回路に関する。
（従来の技術）
従来、ＭＯＳ集積回路では、高速、低消費電力。
チップ面積小と言う長所を有する為にダイナミック回路
が広く用φられてきている。
が広く用φられてきている。
第２図は従来のダイナミック回路の一例の回路図、第３
図（ａ）、（ｂ）ｔｉ第２図に示すダイナミック回路を
半導体に実現したものの平面図及びＢ−Ｂ’断面図であ
る。
図（ａ）、（ｂ）ｔｉ第２図に示すダイナミック回路を
半導体に実現したものの平面図及びＢ−Ｂ’断面図であ
る。
第２図、第３図（ａ）ｔ（ｂ） において、電荷転送
用ＭＯＳＦＥＴ、２は読出し用ＭＯＳＦＥＴ、ａはＭＯ
ＳＦＥＴ１のゲート電極、４，４ＩはＭＯＳＦＥＴ１
のソース・ドレイン拡散層、５ｔ−１ＭＯＳＦＥＴ２
のゲート電極となるポリシリコン層であり、４と５は
ダイレクトコンタクトで接続されている。６，６′はＭ
ＯＳ ＰＥＴ ２ のソース・ドレイ／拡散層、７は
フィールド酸化膜、８，９は層間絶縁膜、１０は半導体
基板、１１は信号線、１２．１３はコンタクトである； このダイナミック回路において、ＭＯＳＦＥＴが導通す
る事によって転送された電荷が拡散層４とポリシリコ７
層５と基板１０との間の容量に蓄えられ、ＭＯＳＦ’Ｅ
ＴＩが非導通となった後もそのまま保持される事によっ
てダイナミック動作を行うが、信号線１１が拡散層４と
ポリシリコン層５（以後、４と５とを総称して保持ライ
ンと呼ぶ）の上を通過すると、信号線１１と保持ライン
の間に浮遊容量Ｃ２が杉成さｔＬる事になる。従って、
信号線１１の電位変化に伴って保持ラインの電位も変化
し、著しい時にはＭＯＳＦＥＴ２ の閾値を越えて誤
動作の原因になると言う欠点がらった。父上記誤動作を
防止する為に保持ラインの上には極力配線を通さない様
にするとチップサイズの増大を招くと言う欠点を生ずる
。
用ＭＯＳＦＥＴ、２は読出し用ＭＯＳＦＥＴ、ａはＭＯ
ＳＦＥＴ１のゲート電極、４，４ＩはＭＯＳＦＥＴ１
のソース・ドレイン拡散層、５ｔ−１ＭＯＳＦＥＴ２
のゲート電極となるポリシリコン層であり、４と５は
ダイレクトコンタクトで接続されている。６，６′はＭ
ＯＳ ＰＥＴ ２ のソース・ドレイ／拡散層、７は
フィールド酸化膜、８，９は層間絶縁膜、１０は半導体
基板、１１は信号線、１２．１３はコンタクトである； このダイナミック回路において、ＭＯＳＦＥＴが導通す
る事によって転送された電荷が拡散層４とポリシリコ７
層５と基板１０との間の容量に蓄えられ、ＭＯＳＦ’Ｅ
ＴＩが非導通となった後もそのまま保持される事によっ
てダイナミック動作を行うが、信号線１１が拡散層４と
ポリシリコン層５（以後、４と５とを総称して保持ライ
ンと呼ぶ）の上を通過すると、信号線１１と保持ライン
の間に浮遊容量Ｃ２が杉成さｔＬる事になる。従って、
信号線１１の電位変化に伴って保持ラインの電位も変化
し、著しい時にはＭＯＳＦＥＴ２ の閾値を越えて誤
動作の原因になると言う欠点がらった。父上記誤動作を
防止する為に保持ラインの上には極力配線を通さない様
にするとチップサイズの増大を招くと言う欠点を生ずる
。
（発明の目的）
本発明の目的は、上記欠点を除去し、保持ラインを導電
体で７−ルドする事により誤動作の心配なく保持シイ／
上に信号線を配線出来るＭＯＳ集積回路を提供すること
にある。
体で７−ルドする事により誤動作の心配なく保持シイ／
上に信号線を配線出来るＭＯＳ集積回路を提供すること
にある。
（発明の構成）
本発明のＭＯＳ集積回路は、半導体基板に複数個のＭ０
８Ｆｌ’２Ｔと該Ｍｏ ８ Ｉｉ’ ＥＴを接続する配
線とを有し、前記ＭＯＳ１ｉ’ ｈ；Ｔの一部の拡散層
と該拡散層に接続する配線にて与えられた電荷をダイナ
ミックに保持することにより動作するＭＯＳ集積回路に
おいて、前記電荷を保持する配線の上を層間絶縁膜を介
して導電体で覆ったことを特徴として構成される。
８Ｆｌ’２Ｔと該Ｍｏ ８ Ｉｉ’ ＥＴを接続する配
線とを有し、前記ＭＯＳ１ｉ’ ｈ；Ｔの一部の拡散層
と該拡散層に接続する配線にて与えられた電荷をダイナ
ミックに保持することにより動作するＭＯＳ集積回路に
おいて、前記電荷を保持する配線の上を層間絶縁膜を介
して導電体で覆ったことを特徴として構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ） 、 （ｂ） は本発明の一実施例の平
面図及びＡ −Ａ’断面図である。
面図及びＡ −Ａ’断面図である。
この実施例は、第３図（ａ）、（ｂ） に示す従来の
構造に導電体１４と層間絶縁膜１５とを加えたものであ
る。導電体１４はコンタクト１６によって半導体基板に
接続される。導電体１４は、コンタクト１２．１３と同
様に、アルミニウムで形成することができる。
構造に導電体１４と層間絶縁膜１５とを加えたものであ
る。導電体１４はコンタクト１６によって半導体基板に
接続される。導電体１４は、コンタクト１２．１３と同
様に、アルミニウムで形成することができる。
第４図（ａ）、（ｂ） は第１図（ａ）、（ｂ）Ｋ示
した本発明の実施例と第３図（ａ）、（ｂ） に示し
た従来例における浮遊容量を説明する等価回路図でめる
。
した本発明の実施例と第３図（ａ）、（ｂ） に示し
た従来例における浮遊容量を説明する等価回路図でめる
。
第４図（ｂ）に示すように、従来例では、ポリクリコン
層５と接地間に浮遊容量Ｃ１，ポリクリコン層５と信号
線１１との間に浮遊容量Ｃ，ｄ工存在してした。これに
対し、本発明の実施例では、第４図（ａ）に示すように
、導電体１４が信号線１１とポリシリコン層５との間に
挿入された形となっており、導電体１４がクールド作用
をする。このシールド効果により、信号線３の電位が変
化してもポリシリコン層５の電位は一定に保たれる。そ
れ故１．拡散層４とポリシリコン層５と力１ら成る保持
ラインの上に自由に配線でき、ＬＪ−もＭＯＳＦｇＴ２
の誤動作を生ずることはない。
層５と接地間に浮遊容量Ｃ１，ポリクリコン層５と信号
線１１との間に浮遊容量Ｃ，ｄ工存在してした。これに
対し、本発明の実施例では、第４図（ａ）に示すように
、導電体１４が信号線１１とポリシリコン層５との間に
挿入された形となっており、導電体１４がクールド作用
をする。このシールド効果により、信号線３の電位が変
化してもポリシリコン層５の電位は一定に保たれる。そ
れ故１．拡散層４とポリシリコン層５と力１ら成る保持
ラインの上に自由に配線でき、ＬＪ−もＭＯＳＦｇＴ２
の誤動作を生ずることはない。
また、導電体１４は接地されて―る〃≧ら、ポリシリコ
ン層５と接地との間に容量Ｃ３力Ｉ新しく並列接続され
た杉となる。即ち、ポリシリコン層５と接地間の容量は
Ｃ１＋Ｃｓとなる。従９て、ポリシリコン層５と拡散層
４とから成る保持ラインは、Ｃ３だけ容量が大きくな９
％保持ラインに蓄えられる電荷も大きくな口、拡散層の
接合リーク等による保持不良に対して抗力を持つという
効果を有するＯ 上記実施例では、シールド用の導電体１４を接地させた
が、接続先も接地電位に限らず、交流的に接地された定
電圧源であれば良い。
ン層５と接地との間に容量Ｃ３力Ｉ新しく並列接続され
た杉となる。即ち、ポリシリコン層５と接地間の容量は
Ｃ１＋Ｃｓとなる。従９て、ポリシリコン層５と拡散層
４とから成る保持ラインは、Ｃ３だけ容量が大きくな９
％保持ラインに蓄えられる電荷も大きくな口、拡散層の
接合リーク等による保持不良に対して抗力を持つという
効果を有するＯ 上記実施例では、シールド用の導電体１４を接地させた
が、接続先も接地電位に限らず、交流的に接地された定
電圧源であれば良い。
（発明の効果）
本発明は、μ上に説明した様に、ＭＯＳダイナミック回
路の保持ラインを導電体で覆いこれを接地電位に接続す
る事により、保持ラインの上に信号線を配線する事によ
る保持不良、誤動作を防止する事が可能になるという効
果を有する。
路の保持ラインを導電体で覆いこれを接地電位に接続す
る事により、保持ラインの上に信号線を配線する事によ
る保持不良、誤動作を防止する事が可能になるという効
果を有する。
第１図（ａ）、（ｂ） は本発明の一実施例の平面図
及び断面図、第２図は従来のダイナミック回路の一例の
回路図、８３図（ａ）、（ｂ） は第２図に示すダイナ
ミック回路の平面図及び断面図、８４図（ａ）、（ｂ）
はｇＪ＆１図（ａ）ｔ（ｂ）に示した本発明の実施
例と第３図（ａ）、（ｂ） に示した従来例における
浮遊容量を説明する等価回路図である。 １・・・・・・電荷転送用ＭＯＳＦＥＴ 、２・・・・
・・読出し用ＭＯＳＦＥＴ 、３・・・・・・ゲート電
極、 ４．４’・・・・・・拡散層、５・・・・・・ボ
リンリコン、６，６′・・・・・・拡散層、７・・・・
・・フィールド酸化膜、８，９・・・・・・層１司絶縁
膜、１０・・・・・・半導体基板、１１・・・・・・信
号線、１２，１３・・・・・・コンタクト、１４・・・
・・−導電体、１５・・・・・・１＠間絶縁膜、１６・
・・・・・コンタクト。 ヤ＋Ｔ２ 卒２圀
及び断面図、第２図は従来のダイナミック回路の一例の
回路図、８３図（ａ）、（ｂ） は第２図に示すダイナ
ミック回路の平面図及び断面図、８４図（ａ）、（ｂ）
はｇＪ＆１図（ａ）ｔ（ｂ）に示した本発明の実施
例と第３図（ａ）、（ｂ） に示した従来例における
浮遊容量を説明する等価回路図である。 １・・・・・・電荷転送用ＭＯＳＦＥＴ 、２・・・・
・・読出し用ＭＯＳＦＥＴ 、３・・・・・・ゲート電
極、 ４．４’・・・・・・拡散層、５・・・・・・ボ
リンリコン、６，６′・・・・・・拡散層、７・・・・
・・フィールド酸化膜、８，９・・・・・・層１司絶縁
膜、１０・・・・・・半導体基板、１１・・・・・・信
号線、１２，１３・・・・・・コンタクト、１４・・・
・・−導電体、１５・・・・・・１＠間絶縁膜、１６・
・・・・・コンタクト。 ヤ＋Ｔ２ 卒２圀
Claims (1)
- 半導体基板に複数個のＭＯＳＦＥＴと該ＭＯＳＦＥＴ
を接続する配線とを有し、前記ＭＯＳＦＥＴの一部の拡
散層と該拡散層に接続する配線にて与えられた電荷をダ
イナミックに保持することにより動作するＭＯＳ集積回
路において、前記電荷を保持する配線の上を層間絶縁膜
を介して導電体で覆ったことを特徴とするＭＯＳ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15480284A JPS6132565A (ja) | 1984-07-25 | 1984-07-25 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15480284A JPS6132565A (ja) | 1984-07-25 | 1984-07-25 | Ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132565A true JPS6132565A (ja) | 1986-02-15 |
Family
ID=15592207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15480284A Pending JPS6132565A (ja) | 1984-07-25 | 1984-07-25 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132565A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373158A (ja) * | 1991-06-19 | 1992-12-25 | Samsung Electron Co Ltd | 定電圧発生回路 |
-
1984
- 1984-07-25 JP JP15480284A patent/JPS6132565A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04373158A (ja) * | 1991-06-19 | 1992-12-25 | Samsung Electron Co Ltd | 定電圧発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5491358A (en) | Semiconductor device having an isolating portion between two circuit regions | |
| JP2733911B2 (ja) | 半導体素子及びその製造方法 | |
| US4084108A (en) | Integrated circuit device | |
| JPS58213464A (ja) | 半導体装置 | |
| JPS6038028B2 (ja) | 基板電位発生装置 | |
| JPS6132565A (ja) | Ｍｏｓ集積回路 | |
| JPH07106553A (ja) | 固体撮像素子 | |
| JPH0278230A (ja) | 半導体集積回路装置 | |
| GB2045526A (en) | Integrated circuit capacitors | |
| EP0104754A1 (en) | Metal insulator semiconductor device with source region connected to a reference voltage | |
| JPH0335552A (ja) | 高耐圧半導体装置 | |
| JPH02209735A (ja) | 半導体装置 | |
| JPS58206150A (ja) | 集積キヤパシタを有するモノリシツク集積回路 | |
| JPS622704B2 (ja) | ||
| JP3356197B2 (ja) | サージ保護回路 | |
| JPS6149456A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPS6350850Y2 (ja) | ||
| JP3282234B2 (ja) | 半導体装置 | |
| JP2937325B2 (ja) | 半導体装置 | |
| JPS5898966A (ja) | 半導体装置の入力保護装置 | |
| JPS6223152A (ja) | 半導体集積回路装置 | |
| JPS61170068A (ja) | Ｍｏｓトランジスタ | |
| JPH0440867B2 (ja) | ||
| JPS61214550A (ja) | 半導体装置 | |
| JPH01204446A (ja) | 半導体集積回路装置 |