JPS58206150A - 集積キヤパシタを有するモノリシツク集積回路 - Google Patents

集積キヤパシタを有するモノリシツク集積回路

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JPS58206150A
JPS58206150A JP58076318A JP7631883A JPS58206150A JP S58206150 A JPS58206150 A JP S58206150A JP 58076318 A JP58076318 A JP 58076318A JP 7631883 A JP7631883 A JP 7631883A JP S58206150 A JPS58206150 A JP S58206150A
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edge
capacitor
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layer
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ダニエル・ムリネク
ライナ−・バツケス
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術９Ｉ−野〕 この発明は、回路素子が基体の１主荀に形成きれ、接触
バンドｈ−この主面の縁部に沿って間隔を置いて設けら
杭でいる半導体基体を備え、キャパシタが嬰潰されてい
るモノ＋１シック集積回路に関するものである。
〔発明の技術的背号〕
ｔく知ら枕でいるように約１０乃至５　Ｑ　ｐＦ以上の
値のキャパシタは集積することが困難である。それは例
えば雑誌５ｃｉｅｎｔｉａ　Ｂｌｅｃｔｒｉｃａ１９６
３年第８２頁および第８３頁年配８２頁ているようにそ
れらキャパシタは半導体チップ上で不相応知大きな面積
を必要とするからである。
〔発明の概要〕
この発明は、通常の嘔積回路のレイアウトによ【）半導
体基体の限定された区域を越える広さを必要とする集積
キャパシタを実現できるようにすることを目的としてい
る。「通常のレイアウトｊによるとは、接触パッドが半
導体基体の１主面の縁部に沿う条帯状の区域に配置され
、回路素子、それらの相互接続導体およびそれらをノ（
ラドに接続する導体が本質的に半導体主面の残ｌ）の区
域内に配置され、それらが前述のように条帯状の区域で
囲まれたものを意味するものである。
〔発明の実施例〕
ｇｔ図はこの発明の１実ｔ＠例のモノ＋１．ノック集積
回路のコーナ部分の概略平面図である。基体ｌの縁部に
沿って条帯状の区域に接触パッド？１，２２，２３，２
４．２．５．２６，２７．２８　　が配置され、それら
は第１図に示すように間隔を異ならせてもよい、この間
隔は特定の回路のレイアウトに応じたものである。集積
された回路素子３は第１図には示されていない。それは
どんな種類のものでもよいからであるっ　しかしながら
図示の装置ではこれら回路素子３は接触ノくラド２１ｊ
！；によって形成された条帯状の区域の内側に配置され
ているっ基体ｌの縁部まで延びている接触パッド間の条
帯は回路素子が必要な場合には接触パッドの間に配置さ
虹てもよいことを示すものである。
この発明によれば接触パッド間および接触パッド）と隣
接する回路素子３および基体１０′＞縁部との間にある
表面区域はキャパシタ４　、．５　、６を設けら杭、そ
れらは少なくとも１個の接触パラε ドル少なくとも部分的に囲んで延在している。
例えば接触パッド？ｚ：ｚ４．２ｐ；：ｚｓ　　は各キ
ャパシタ４　、５　＋、　６によって全開を明まれでお
番）、一方接触パッドｚｔ、ｚ３；　２５．２７　　は
一部分だけが囲まれている。特定のレイアウトは設計さ
れるべき集積回路の要求による。第１図においてキャパ
シタ４，５．６は簡単にするためにそれらの接続体区域
や接続を省略してそれらの最大の可能な区域だけを示し
ていることを指摘１．で置く。したがってキャパシタの
占有区域は隣接する回路素子３および隣接し或は囲んで
いる接触パッドとは第１図に示すようなそれぞれ安全な
距離だけ離されている。
第２ａ図および第２ｂ図は絶縁ゲート電界効果トランジ
スタすなわちＭＯＳ　トランジスタ集積回路用のキャパ
シタの好ましい実施例の構造の砥略を示している。第２
ａ図はＭＯＳ　　キャパシタの平面図であり、第２ｂ叉
は第２ａ叉の線Ａ−Ａに沿った断ｍ１図である、ＭＯＳ
　　キャパシタの第１の′電極板はＭＯＳ　　トランジ
スタのゲート絶縁層と共て形成された同じ厚さの絶縁ｊ
得７の下の半導体領域ｌθ（第２ｂｉ″ＺＩ参照）であ
る。
ＭＯＳ　　キャパヴタの誘電体はしたがってＭＯ８トラ
ンジスタのゲート絶縁層に対応した材質および厚さの絶
縁層である。絶縁層７の縁部の外側で、領域ＩＯは同じ
導電型の端縁領域ＩＩに連接１７、その領域はキャパシ
タを部分的に囲んでいる。
この端縁領域ｌｌはＭＯＳ　トランジスタのソースおよ
びドレイン領域と同時に形成され、結果的にこれらトラ
ンジスタのものと同じ導電型であ０、同じ深さおよび比
抵抗を有する。
半導体領域ｌθは製造中或は集積回路の動作中に基体と
反対の導電型を与えられる。第１の場合には第２図のキ
ャパシタはデプレヅヨソ七−ド・トランジスタに匹敵す
る型式、すなわちデプレションモード・キャパシタであ
る。後者の場合にはエンファンスメントモード・キャパ
シタである。
第２３および２ｈ図のキャパシタの第２の電極板は絶縁
層７を１っている１這＠８よ１）な番）、その導電型８
は絶縁層７を１つていない延長部９を備え、第２ａ図で
はこの延長部９の位置の絶縁＠７の縁部は破線で示され
ている。この延長部９によって第２の電極板、すなわち
導電１＠８に対する電気接続を絶縁層７を径で設ける必
要はない。導電層８としては多結晶シリコン、アルミニ
ウム等が使用されるが、特に導電層８が多結晶シリフン
であるような実施例においては導電＠８に対する接続に
は問題が生じる。何故ならば接続金属として一般に使用
されるアルミニウムは多結晶シリコン中に侵入し絶縁＠
７に到達し、それによってエンファンスメントモード・
キャパシタ中のしきい値電圧条件を不安定にする。それ
故導電層８に対する接続体は延長部９の区域に設けなけ
ればならない。これは第２ａｌ’４にはアルミニウム接
続体１３により示されている。同様に端縁領域ＩＩへの
接続はアルミニウム層１２を介し７て行なわれる。第２
ａ図および後述す、る第３図において、そのような接続
体層は×のマークが付されている。第２ｂ図の断面図は
絶縁＠７および導電＠Ｈの外側で基体ｌが厚い絶縁＠１
８で覆われ、それを通りて端部領域ｌｌに接続が行なわ
れていることを示し２ている。
＠３図はこの発明の１実施例の、好ましい用途のために
配置上れたキャパシタ４　、　ｓ　、　６　ヲ備えたモ
ノリシック集積回路のコーナ一部分の平面図である−　
　ＭＯ８集積回路におけるこの好ましい実施例は基体バ
イアス発生］６１路１７と組合されている。そのような
発生回路は例えば西ドイツ公開特許公報ＤＦＸ３０３ｎ
６５４人１（特に第１図）に記載されている。それは集
積された発振回路および整流回路よを）をＩ）、早滑用
キンバシタとして実積回路の寄生容量を利用している。
第３図の装置において、これら寄生容量の１つ、すなわ
ち、基体端子と接地端子との間の究−はキャパシタの１
＠、すなわちキャパシタ５によって著しく増大され、そ
れ故基体バイアス発生回烙の整流部分における平、骨お
よび緩衝作用は非常に強化されている。そ枕故キイバシ
タ５　＆ｉ一般に導体ｌの縁部に沿って士る基体端子（
体１６に接続され、他方では接袖バッド２７゜２７に接
続されている接地された導体？　、５に接続される。キ
セどり、シーに接続を形成する時、もちろん正確な極性
が選択されるように注意が払われなければならない。第
３図においては、それ故、集積回路はｎチャンネルの回
路と仮定する。そのため電源電圧は旧であ番）基体バイ
アスは負である。それ故キャパシタ５の場合に導電型８
は延長部９および延長部接続体１３を介して正の電圧す
なわち接地導体１５て接続さね１、一方半導体領域ＩＯ
は端縁領域ｌｌおよびその接続体１２を介して発生回路
１７に接続された導体１６に接続される。
キャパシタ４は′電源電圧導体Ｉ４と接地導体１５との
間にある。キャパシタ４は導体！４との接続点において
第２ａ図の９に対応する導体を有し５、導体１５との接
続点においては第２ａ図の接続体１２に対応する接続体
を有する、キャパシタＪによって電１原電圧に関して実
積回路の固波数特性の改善が行われる。
【図面の簡単な説明】
第１図はこの発明の１実施例の夷精ギセバンタを備えた
モノ＋１シック集積回路のコーナーの概略単面↑闇を承
１１、第２ａ図および第２ｂノは二の発明に使用される
斤イパシタの好ましい実姉例の曙造を示す。第３図は別
の（ロ）洛素子に接続上れた一Ｐセバヅタを有する別の
集積回路の実刑例のコーナ一部分の平面図である。 ｊ・・基体、３・・・回路素子、４．．５．６・・キイ
バヅタ、？・・絶縁層、８・・導電喝、９・・延長部、
Ｉｆ・・端縁領域、７２　、　Ｉ　ｌ？・・接続体、出
願人代理人　　弁理士　給　圧　武　彦ット ドイツ連邦共和国デー−７８０３グ ンデルフインゲン・ゲベルベシ ュトラーセ１３

Claims (1)

  1. 【特許請求の範囲】 （１）１主面に回路素子が形成され、接触パッドがこの
    主面の縁部に沿って間隔を置いて配置さ枕ている半導体
    基体を具備し、接触パッド間および接触パッドと隣接す
    る回路素子および基体の縁部との間の通常覆われていな
    い区域に位置し、少なくとも１＠の接触パッドの少なく
    とも一部を囲む鳴積されたキャパシタを有することを特
    徴とするモノリシック集積回路。 １２）　　集積回路が絶縁ゲート硯界効果トランジスタ
    技術を使用して集積され、各キャパシタの第１の電極板
    が電界効果トランジスタのゲート絶縁１→と同時に形成
    され、同じ厚さを有する姫端層の下の半導体領域であ番
    ）、その領域は絶縁・→のｈ！ｉｌｌ縁部の外側で絶縁
    層の川縁部を部分的に囲んでいる同じ導電型の端縁領域
    に続いてｈ＋）、第２の電極板は絶縁層を覆って設けら
    れ、絶縁層を覆っていない延長部を備えた導電層である
    特許請求の範囲第１項記載の集積回路。 （３）半導体領域および端縁領域はヂブレンヨンモード
    キャパシタを形成する製造工程において基体と反対の導
    電型を与えられている特許請求の範囲第２項記載の集積
    回路。 （４）端縁層領域だけが製造工程中に基体と反対の導電
    型を与えられ、半導体領域は噺清回路の動作中エンプア
    ンスメソトモードキャパシタを形成する反対導電型を有
    する特許請求の範囲第２項記載の集積回路。 （５）延長部を有する導電層が多結晶ンリコンよ【）な
    る特許請求の範囲第２項乃至第４項の何れか記載の集積
    回路。 （６）延長部の少なくとも一部がアルミニウム接続体で
    覆われている特許請求の範囲第５ｒ４記載の集積回路。 （７）延長部を有する導這層ｈ−アルミニウムよ番）な
    る特許請求の範囲第２項乃至第４項の何れか記載の集積
    ｒＯ１路。 １８）端縁領域に対する接続体が前記端縁領域の少なく
    とも一部を覆っているアルミニウム喝を介して形唆さ虹
    ている特許請求の範囲第２項乃至第７項の何れか記載の
    ％積（ロ）路。 （９）　　基体バイアス発生回路を具備し、接触パッド
    の間に位置する第１のキャパシタは電源電圧導体および
    接地導体に接続され、他の接触パッド間にある第２のキ
    ャパシタは接地導体および基体に接続された導体に接続
    されている特許請求の範囲第２項記載の集積回路８
JP58076318A 1982-05-07 1983-05-02 集積キヤパシタを有するモノリシツク集積回路 Pending JPS58206150A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP827100272 1982-05-07
EP82710027A EP0093818A1 (de) 1982-05-07 1982-05-07 Monolithisch integrierte Schaltung mit integrierten Kondensatoren

Publications (1)

Publication Number Publication Date
JPS58206150A true JPS58206150A (ja) 1983-12-01

Family

ID=8190021

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58076318A Pending JPS58206150A (ja) 1982-05-07 1983-05-02 集積キヤパシタを有するモノリシツク集積回路

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EP (1) EP0093818A1 (ja)
JP (1) JPS58206150A (ja)
AU (1) AU561266B2 (ja)
NZ (1) NZ203995A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60176557U (ja) * 1984-04-28 1985-11-22 沖電気工業株式会社 集積回路チツプ
JP2007180425A (ja) * 2005-12-28 2007-07-12 Eudyna Devices Inc 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866567A (en) * 1989-01-06 1989-09-12 Ncr Corporation High frequency integrated circuit channel capacitor
JP2645142B2 (ja) * 1989-06-19 1997-08-25 株式会社東芝 ダイナミック型ランダムアクセスメモリ
SE470415B (sv) * 1992-07-06 1994-02-14 Ericsson Telefon Ab L M Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3460050A (en) * 1967-07-18 1969-08-05 Westinghouse Electric Corp Integrated circuit amplifier
US3689803A (en) * 1971-03-30 1972-09-05 Ibm Integrated circuit structure having a unique surface metallization layout
US3911466A (en) * 1973-10-29 1975-10-07 Motorola Inc Digitally controllable enhanced capacitor
JPS5758351A (en) * 1980-09-24 1982-04-08 Toshiba Corp Substrate biasing device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60176557U (ja) * 1984-04-28 1985-11-22 沖電気工業株式会社 集積回路チツプ
JP2007180425A (ja) * 2005-12-28 2007-07-12 Eudyna Devices Inc 半導体装置

Also Published As

Publication number Publication date
AU1412883A (en) 1984-11-08
EP0093818A1 (de) 1983-11-16
NZ203995A (en) 1986-01-24
AU561266B2 (en) 1987-05-07

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