JPS61214550A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61214550A JPS61214550A JP5449485A JP5449485A JPS61214550A JP S61214550 A JPS61214550 A JP S61214550A JP 5449485 A JP5449485 A JP 5449485A JP 5449485 A JP5449485 A JP 5449485A JP S61214550 A JPS61214550 A JP S61214550A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
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- 238000000034 method Methods 0.000 abstract description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、デジタル部とアナログ部とを同一基板内に混
載した半導体装置に関するものである。
載した半導体装置に関するものである。
［背景技術］
デジタル部とアナログ部とを同一基板内に混載したＬＳ
Ｉとして、たとえば、ワンチップＣ０ＤＥＣ（コーグ・
デコーダ）が知られている。ところで、この種の混載Ｌ
ＳＩにおいては、デジタル部に形成されるデジタル素子
は基板の電位変動に対してさほど影響を受けないが、ア
ナログ部に形成されるアナログ素子はこのような基板ノ
イズの影響が大きく直接アナログ回路の信頼性あるいは
精度に関連してくる。このため高精度のアナログ回路を
得るために種々な方策がとられている。
Ｉとして、たとえば、ワンチップＣ０ＤＥＣ（コーグ・
デコーダ）が知られている。ところで、この種の混載Ｌ
ＳＩにおいては、デジタル部に形成されるデジタル素子
は基板の電位変動に対してさほど影響を受けないが、ア
ナログ部に形成されるアナログ素子はこのような基板ノ
イズの影響が大きく直接アナログ回路の信頼性あるいは
精度に関連してくる。このため高精度のアナログ回路を
得るために種々な方策がとられている。
ところで、デジタル部とアナログ部とを混載したＬＳＩ
においては、一般に、デジタル素子形成領域とアナログ
素子形成領域とは分離されている。
においては、一般に、デジタル素子形成領域とアナログ
素子形成領域とは分離されている。
デジタル素子形成領域から発生するノイズがアナログ回
路に影響を及ぼす例として、たとえば、Ｃ０ＤＥＣで使
用されるスイソチドキャパシタフィルタのノイズが知ら
れている。しかしながら、現在のところこの種ノイズに
対してはデバイス的に適切な対応策がなされていない、
特に数千ゲート規模のＬＳＩではロジックの動作速度も
速くなり基板ノイズはかなり増大するものと考えられ、
アナログ特性の劣化を防ぐ方法が望まれるところである
。
路に影響を及ぼす例として、たとえば、Ｃ０ＤＥＣで使
用されるスイソチドキャパシタフィルタのノイズが知ら
れている。しかしながら、現在のところこの種ノイズに
対してはデバイス的に適切な対応策がなされていない、
特に数千ゲート規模のＬＳＩではロジックの動作速度も
速くなり基板ノイズはかなり増大するものと考えられ、
アナログ特性の劣化を防ぐ方法が望まれるところである
。
なお、ＭＯ８技術を用いたアナログ・デジタル混在ＬＳ
Ｉの概略については１例えば、日経マグロウヒル社発行
９日経エレクトロニクス、１９８０年１０月２７月号、
Ｐ１５２〜ｐ１７７に詳しい。
Ｉの概略については１例えば、日経マグロウヒル社発行
９日経エレクトロニクス、１９８０年１０月２７月号、
Ｐ１５２〜ｐ１７７に詳しい。
［発明の目的］
本発明の目的は、デジタル部とアナログ部を混載した半
導体装置において、アナログ部の高精度および高信頼度
を可能とする半導体装置を提供するものである。
導体装置において、アナログ部の高精度および高信頼度
を可能とする半導体装置を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記載および添付図面からあきらかになるであ
ろう。
本明細書の記載および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、アナログ素子形成領域の深さと同等もしくは
深いウェル層をこのアナログ素子形成領域全体もしくは
アナログ素子形成領域の周辺部に形成している。従って
、比較的基板表面に集中している基板ノイズに対し深い
ウェル層がデジタル素子形成領域とアナログ素子形成領
域とをシールドする働きをする。このため、デジタル素
子形成領域で発生する基板ノイズのアナログ素子形成領
域への回り込みを防止することが可能となる。
深いウェル層をこのアナログ素子形成領域全体もしくは
アナログ素子形成領域の周辺部に形成している。従って
、比較的基板表面に集中している基板ノイズに対し深い
ウェル層がデジタル素子形成領域とアナログ素子形成領
域とをシールドする働きをする。このため、デジタル素
子形成領域で発生する基板ノイズのアナログ素子形成領
域への回り込みを防止することが可能となる。
［実施例］
以下第１図から第３図を参照して本発明の半導体装置の
実施例を説明する。第１図はデジタル部とアナログ部を
混載したチップのレイアウトを示し、第２図は第１図の
レイアウトで実施された本、発明による半導体装置の断
面構造図を示し、第３図は別な実施例による断面構造図
を示す。
実施例を説明する。第１図はデジタル部とアナログ部を
混載したチップのレイアウトを示し、第２図は第１図の
レイアウトで実施された本、発明による半導体装置の断
面構造図を示し、第３図は別な実施例による断面構造図
を示す。
第１図において、符号１はチップを示し、このチップ１
にはアナログ素子形成領域Ａ（以下アナログ部と称する
）とデジタル素子形成領域Ｄ（以下デジタル部と称する
）とが形成されている。アナログ部Ａとデジタル部りと
の間にはアナログ部Ａの深さく基板縦方向）と同等もし
くはより深いウェル層２が形成され、このウェル層２の
両側にはこれと並行して走る低抵抗層（低インピーダン
ス層）３，４が形成されている０以上の構成を第２図を
参照してより詳細に説明する。
にはアナログ素子形成領域Ａ（以下アナログ部と称する
）とデジタル素子形成領域Ｄ（以下デジタル部と称する
）とが形成されている。アナログ部Ａとデジタル部りと
の間にはアナログ部Ａの深さく基板縦方向）と同等もし
くはより深いウェル層２が形成され、このウェル層２の
両側にはこれと並行して走る低抵抗層（低インピーダン
ス層）３，４が形成されている０以上の構成を第２図を
参照してより詳細に説明する。
第２図は第１図に示すレイアウトのうち本発明の要部と
なる個所のチップ断面構造を示している。
なる個所のチップ断面構造を示している。
すなわち、Ｎ型シリコン半導体基板としてあられされる
チップ１には図外の左側方向にアナログ部Ａが形成され
図外の右側方向にデジタル部りが形成されている。そし
て、アナログ部Ａとデジタル部りの間には深いＰ−型ウ
ェル層２が形成されている。このウェル層２は第１図の
レイアウトに示されているように、アナログ部Ａの周辺
部を囲っている。ウェル層２はＰ串型半導体領域５を介
して電気的コンタクトをとられ、そのコンタクト電極６
にはグランド電位（回路の接地電位）が供給されている
。Ｐ型領域５はＰチャネルＭＯ５ＦＥＴのソース、ドレ
イン領域と同一工程で形成される。このグランド電位は
専用のラインによって供給されており、アナログ部Ａお
よ・びデジタル部りの各素子にグランド電位を供給する
ラインとは別個である。
チップ１には図外の左側方向にアナログ部Ａが形成され
図外の右側方向にデジタル部りが形成されている。そし
て、アナログ部Ａとデジタル部りの間には深いＰ−型ウ
ェル層２が形成されている。このウェル層２は第１図の
レイアウトに示されているように、アナログ部Ａの周辺
部を囲っている。ウェル層２はＰ串型半導体領域５を介
して電気的コンタクトをとられ、そのコンタクト電極６
にはグランド電位（回路の接地電位）が供給されている
。Ｐ型領域５はＰチャネルＭＯ５ＦＥＴのソース、ドレ
イン領域と同一工程で形成される。このグランド電位は
専用のラインによって供給されており、アナログ部Ａお
よ・びデジタル部りの各素子にグランド電位を供給する
ラインとは別個である。
アナログ部Ａにウェル層２と同一工程で形成される深い
領域が無い場合、ウェル層２を設けると効果的である。
領域が無い場合、ウェル層２を設けると効果的である。
また、有る場合でもウェル層２かさらに深く別工程で形
成したウェル層を形成することが効果的である。
成したウェル層を形成することが効果的である。
さらに、ウェル層２の近傍には低インピーダンス層３，
４が形成されている。この低インピーダンス層は第１図
のレイアウトに示されているように、ウェル層２と並行
して走っており、各々Ｎ＋型半導体領域３，４である。
４が形成されている。この低インピーダンス層は第１図
のレイアウトに示されているように、ウェル層２と並行
して走っており、各々Ｎ＋型半導体領域３，４である。
このＮ串型領域は基板（チップ）１と電気的コンタクト
をとり、各々のコンタクト電極７，８には電源電位が供
給されている。Ｎ型領域３，４はＮチャネルＭＯ３ＦＥ
Ｔのソース、ドレイン領域と同一工程で形成される。電
源電位は専用のラインによって供給されており、アナロ
グ部Ａおよびデジタル部りの各素子に電源電位を供給す
るラインとは別個である。なお、図中符号９はＳｉｎ、
のフィールド絶縁膜、符号１０はＰＳＧ等の層間絶縁膜
、符号１１はパッシベーション膜を示す。
をとり、各々のコンタクト電極７，８には電源電位が供
給されている。Ｎ型領域３，４はＮチャネルＭＯ３ＦＥ
Ｔのソース、ドレイン領域と同一工程で形成される。電
源電位は専用のラインによって供給されており、アナロ
グ部Ａおよびデジタル部りの各素子に電源電位を供給す
るラインとは別個である。なお、図中符号９はＳｉｎ、
のフィールド絶縁膜、符号１０はＰＳＧ等の層間絶縁膜
、符号１１はパッシベーション膜を示す。
このように、第１図および第２図に示す実施例において
は、デジタル部りで発生する基板ノイズが低インピーダ
ンス層のＮ生型領域３，４で吸収されるとともに、ウェ
ル層２によってアナログ部Ａに対してシールドされる。
は、デジタル部りで発生する基板ノイズが低インピーダ
ンス層のＮ生型領域３，４で吸収されるとともに、ウェ
ル層２によってアナログ部Ａに対してシールドされる。
第３図に示す実施例においては、ウェル層１２がアナロ
グ部Ａの全体を囲む構成をとっている。
グ部Ａの全体を囲む構成をとっている。
第１図においては、アナログ部Ａの周辺にリング状にウ
ェル層２を配設したが、本実施例ではアナログ部Ａがす
べてウェル層１２内に形成されることとなる。第３図に
おいて、チップを構成するＮ型シリコン半導体基板１１
には図面の右および左側の両方向（当然片方向のみでも
よい）にデジタル部りが形成され、Ｐ″″型ウェル層１
２内にアナログ部Ａが形成されている。ここでは簡略化
のためにアナログ部Ａに１個のＮチャネルＭＯ３ＦＥＴ
が形成されているものとして表示しである。すなわち、
符号３０はＳｉｎ、のゲート絶縁膜、符号３１はポリシ
リコン等のゲート電極、符号３２はＳ ｉ Ｏ，絶縁膜
、符号３３．３３は各々ドレインおよびソースのＮ＋型
領領域そして符号３４゜３４は同じくコンタクト電極で
ある。
ェル層２を配設したが、本実施例ではアナログ部Ａがす
べてウェル層１２内に形成されることとなる。第３図に
おいて、チップを構成するＮ型シリコン半導体基板１１
には図面の右および左側の両方向（当然片方向のみでも
よい）にデジタル部りが形成され、Ｐ″″型ウェル層１
２内にアナログ部Ａが形成されている。ここでは簡略化
のためにアナログ部Ａに１個のＮチャネルＭＯ３ＦＥＴ
が形成されているものとして表示しである。すなわち、
符号３０はＳｉｎ、のゲート絶縁膜、符号３１はポリシ
リコン等のゲート電極、符号３２はＳ ｉ Ｏ，絶縁膜
、符号３３．３３は各々ドレインおよびソースのＮ＋型
領領域そして符号３４゜３４は同じくコンタクト電極で
ある。
ウェル層１２の近傍にはウェル層１２と並行して走る低
インピーダンス層１３．１４がデジタル部りとの間に形
成されている。この低インピーダンス層１３，１４はウ
ェル層１２を囲むリング状であることが好ましく、各々
Ｎ中型領域１３，１４である。Ｎ生型領域１３．１４は
第１実施例と同じく基板１１と電気的コンタクトをとり
、各々のコンタクト電極（図示せず）には電源電位が供
給されている。この電源電位は第１実施例と同様に専用
のラインから供給されている。符号１５はウェル層１２
の内周に沿って形成された電気的コンタクトのためのＰ
十型領域であり、そのコンタクト電極１６には同様に専
用ラインからグランド電位が供給されている。なお、符
号１９はＳｉｎ。
インピーダンス層１３．１４がデジタル部りとの間に形
成されている。この低インピーダンス層１３，１４はウ
ェル層１２を囲むリング状であることが好ましく、各々
Ｎ中型領域１３，１４である。Ｎ生型領域１３．１４は
第１実施例と同じく基板１１と電気的コンタクトをとり
、各々のコンタクト電極（図示せず）には電源電位が供
給されている。この電源電位は第１実施例と同様に専用
のラインから供給されている。符号１５はウェル層１２
の内周に沿って形成された電気的コンタクトのためのＰ
十型領域であり、そのコンタクト電極１６には同様に専
用ラインからグランド電位が供給されている。なお、符
号１９はＳｉｎ。
フィールド絶縁膜、符号２０はＰＳＧ等の眉間絶縁膜、
そして符号２１はパッシベーション膜である。
そして符号２１はパッシベーション膜である。
たとえばＣＭＯＳロジックでは動作のたびにレシオ電流
が流れそれが基板のノイズとなるがこのノイズは基板の
比較的表面に集中している。従って上述した第１および
第２実施例のように、低インピーダンス層を配置し、そ
の間を深いウェル層で分離することによりデジタル部で
発生する基板ノイズのアナログ部へのまわり込みを減少
させることができ、Ｓ／Ｎ比も向上する。
が流れそれが基板のノイズとなるがこのノイズは基板の
比較的表面に集中している。従って上述した第１および
第２実施例のように、低インピーダンス層を配置し、そ
の間を深いウェル層で分離することによりデジタル部で
発生する基板ノイズのアナログ部へのまわり込みを減少
させることができ、Ｓ／Ｎ比も向上する。
［効果］
アナログ部全体もしくはその周辺部に深いウェル層を形
成し、さらにこのウェル層と並行して走る低インピーダ
ンス層を形成している。このため深いウェル層はデジタ
ル部からの基板ノイズをシールドし低インピーダンス層
でこれら基板ノイズを吸収できる。従って、アナログ部
およびデジタル部を混載した半導体装置のアナログ部の
高信頼度かつ高精度を得られるという効果がある。
成し、さらにこのウェル層と並行して走る低インピーダ
ンス層を形成している。このため深いウェル層はデジタ
ル部からの基板ノイズをシールドし低インピーダンス層
でこれら基板ノイズを吸収できる。従って、アナログ部
およびデジタル部を混載した半導体装置のアナログ部の
高信頼度かつ高精度を得られるという効果がある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、低インピーダ
ンス層は省略することが可能である。また、ウェル層と
低インピーダンス層は、少なくともアナログ部とデジタ
ル部とが対向する部分に設ければよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、低インピーダ
ンス層は省略することが可能である。また、ウェル層と
低インピーダンス層は、少なくともアナログ部とデジタ
ル部とが対向する部分に設ければよい。
［利用分野］
アナログ部とデジタル部を混載したＧＯＤＥＣ等の種々
の半導体装置に適用できる。
の半導体装置に適用できる。
第１図は本発明の半導体装置の第Ｉ実施例を示すレイア
ウト図、 第２図は第１実施例の要部を示した断面構造図、第３図
は第２実施例の要部を示した断面構造図である。 １．１１・・・半導体基板、２，１２・・・ウェル層。 ３．４，１３，１４・・・低インピーダンス層、５．１
５・・・ウェルコンタクト層、６，１６・・・コンタク
ト電極、７，８・・・コンタクト電極、９．１９・・・
フィールド絶縁膜、１０．２０・・・層間絶縁膜、１１
．２１・・・パッシベーション膜、３０・・・ゲート絶
縁膜、３１・・・ゲート電極、３２・・・絶縁膜、３３
・・・ソ、−ス、ドレイン拡散層、３４・・・ソース、
ドレイン電極、Ａ・・・アナログ部、Ｄ・・・デジタル
部。 第 １ 図 第 ２ 図
ウト図、 第２図は第１実施例の要部を示した断面構造図、第３図
は第２実施例の要部を示した断面構造図である。 １．１１・・・半導体基板、２，１２・・・ウェル層。 ３．４，１３，１４・・・低インピーダンス層、５．１
５・・・ウェルコンタクト層、６，１６・・・コンタク
ト電極、７，８・・・コンタクト電極、９．１９・・・
フィールド絶縁膜、１０．２０・・・層間絶縁膜、１１
．２１・・・パッシベーション膜、３０・・・ゲート絶
縁膜、３１・・・ゲート電極、３２・・・絶縁膜、３３
・・・ソ、−ス、ドレイン拡散層、３４・・・ソース、
ドレイン電極、Ａ・・・アナログ部、Ｄ・・・デジタル
部。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、アナログ素子形成領域とデジタル素子形成領域とを
同一基板内に形成する半導体装置において、アナログ素
子形成領域の深さよりも同等もしくは深いウェル層をこ
のアナログ素子形成領域全体もしくはアナログ素子形成
領域の周辺部に形成したことを特徴とする半導体装置。 ２、前記ウェル層の近傍にこのウェル層と並行する低イ
ンピーダンス層を形成したことを特徴とする特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5449485A JPS61214550A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5449485A JPS61214550A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214550A true JPS61214550A (ja) | 1986-09-24 |
Family
ID=12972188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5449485A Pending JPS61214550A (ja) | 1985-03-20 | 1985-03-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475255A (en) * | 1994-06-30 | 1995-12-12 | Motorola Inc. | Circuit die having improved substrate noise isolation |
| EP1989738A2 (en) * | 2006-02-23 | 2008-11-12 | Freescale Semiconductor, Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
-
1985
- 1985-03-20 JP JP5449485A patent/JPS61214550A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475255A (en) * | 1994-06-30 | 1995-12-12 | Motorola Inc. | Circuit die having improved substrate noise isolation |
| EP1989738A2 (en) * | 2006-02-23 | 2008-11-12 | Freescale Semiconductor, Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
| EP1989738A4 (en) * | 2006-02-23 | 2012-07-25 | Freescale Semiconductor Inc | NOISE INSULATION BETWEEN SWITCH BLOCKS OF AN INTEGRATED SWITCH CHIP |
| US9048110B2 (en) | 2006-02-23 | 2015-06-02 | Freescale Semiconductor Inc. | Noise isolation between circuit blocks in an integrated circuit chip |
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