JPS6131898B2 - - Google Patents
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- Publication number
- JPS6131898B2 JPS6131898B2 JP53076838A JP7683878A JPS6131898B2 JP S6131898 B2 JPS6131898 B2 JP S6131898B2 JP 53076838 A JP53076838 A JP 53076838A JP 7683878 A JP7683878 A JP 7683878A JP S6131898 B2 JPS6131898 B2 JP S6131898B2
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- circuit
- microinstruction
- branch
- address
- Prior art date
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- Expired
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- 238000012423 maintenance Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御装置に関す
る。
る。
従来のマイクロプログラム制御型情報処理装置
におけるマイクロ命令の実行経過を知る手段とし
て、次の３つの方式がある。
におけるマイクロ命令の実行経過を知る手段とし
て、次の３つの方式がある。
マイクロプログラムが分岐する都度所定の記
憶装置に分岐元のアドレスを記憶し、適時その
メモリを出力して調べる方式。
憶装置に分岐元のアドレスを記憶し、適時その
メモリを出力して調べる方式。
マイクロプログラムのアドレスが予め設定さ
れたアドレスと一致したとき、マイクロプログ
ラムの実行を停止させる方式。
れたアドレスと一致したとき、マイクロプログ
ラムの実行を停止させる方式。
マイクロプログラムを１ステツプ毎に実行さ
せる方式。
せる方式。
また、マイクロプログラムの流れにおいて、第
１図に示されるようなアドレスＡで、条件Ｘによ
りアドレスＢおよびＣのいずれかに分岐する条件
付分岐、または第２図に示されるようなアドレス
Ｄで条件ＹによりアドレスＥ，ＦおよびＧのいず
れかに分岐する多方向分岐を頻繁に使用している
ような煩雑なマイクロプログラムがある。このよ
うなマイクロプログラムにおける異常動作の発生
にともない、マイクロプログラムの経過をトレー
スする必要が生じたときに、従来の方式では分
岐元のアドレスを格納する記憶回路およびその周
辺の金物を必要とし、また、分岐元のアドレスを
記憶回路から読み出さねばならない。
１図に示されるようなアドレスＡで、条件Ｘによ
りアドレスＢおよびＣのいずれかに分岐する条件
付分岐、または第２図に示されるようなアドレス
Ｄで条件ＹによりアドレスＥ，ＦおよびＧのいず
れかに分岐する多方向分岐を頻繁に使用している
ような煩雑なマイクロプログラムがある。このよ
うなマイクロプログラムにおける異常動作の発生
にともない、マイクロプログラムの経過をトレー
スする必要が生じたときに、従来の方式では分
岐元のアドレスを格納する記憶回路およびその周
辺の金物を必要とし、また、分岐元のアドレスを
記憶回路から読み出さねばならない。
方式では複雑なマイクロプログラムをトレー
スするときに、停止アドレスの設定を多数回実施
せねばならず、また、停止アドレスの設定に人手
の介入を必要とし、迅速で正確なトレースができ
ない。
スするときに、停止アドレスの設定を多数回実施
せねばならず、また、停止アドレスの設定に人手
の介入を必要とし、迅速で正確なトレースができ
ない。
また、方式はトレースに時間がかかるという
種々の欠点がある。
種々の欠点がある。
本発明の目的は、マイクロプログラムの経過を
容易に、正確かつ迅速にトレースすることを可能
としたマイクロプログラム制御装置を提供するこ
とにある。
容易に、正確かつ迅速にトレースすることを可能
としたマイクロプログラム制御装置を提供するこ
とにある。
本発明の装置は、マイクロプログラムを格納す
るマイクロプログラム格納回路と、 このマイクロプログラム格納回路のアドレスを
発生するアドレス発生回路と、 前記マイクロプログラム格納回路から読み出さ
れたマイクロ命令を格納するマイクロ格納回路
と、 このマイクロ命令格納回路に格納されたマイク
ロ命令が分岐命令であることを検出する分岐命令
検出回路と、 前記マイクロ命令格納手段に格納されたマイク
ロ命令が分岐命令であるときはこの分岐命令であ
るときはこの分岐命令で示された分岐条件を演算
する演算回路と、 この演算回路の演算動作が行なわれる毎に前記
演算動作の停止または実行を指示する回路とから
構成されている。
るマイクロプログラム格納回路と、 このマイクロプログラム格納回路のアドレスを
発生するアドレス発生回路と、 前記マイクロプログラム格納回路から読み出さ
れたマイクロ命令を格納するマイクロ格納回路
と、 このマイクロ命令格納回路に格納されたマイク
ロ命令が分岐命令であることを検出する分岐命令
検出回路と、 前記マイクロ命令格納手段に格納されたマイク
ロ命令が分岐命令であるときはこの分岐命令であ
るときはこの分岐命令で示された分岐条件を演算
する演算回路と、 この演算回路の演算動作が行なわれる毎に前記
演算動作の停止または実行を指示する回路とから
構成されている。
次に本発明の一実施例について図面を参照して
詳細に説明する。第３図における装置はマイクロ
プログラムを格納するマイクロプログラム格納回
路１、この格納回路１から逐次読み出されたマイ
クロ命令が与えられる出力レジスタ２、格納回路
出力レジスタ２内のフイールド２１からの出力に
所定の演算をする演算回路３、この演算回路３で
の演算結果が与えられるとともに、出力レジスタ
２の分岐制御フイールド２３からの出力が与えら
れ、前記演算回路３の演算結果と前記制御メモリ
出力レジスタ２の分岐制御フイールド２３とから
分岐するか否かの判定を行なう分岐条件判定回路
４、分岐条件判定回路４で分岐条件が成立したと
きに出力レジスタ２の分岐アドレスフイールド２
２が選択され、分岐条件が不成立のときに、アド
レスＮ＋１（Ｎは前マイクロ命令のアドレス）を
保持するアドレスレジスタ６の出力が選択され、
制御メモリ回路１へ与えられ、マイクロプログラ
ムの読出しに使用されるアドレス選択回路７、こ
のアドレス選択回路７の出力に＋１の加算を行な
う加算器５、この加算器５の加算結果を格納する
アドレスレジスタ６、前記制御メモリ出力レジス
タ２の分岐制御フイールド２３の出力により、マ
イクロ命令が、分岐命令であることを検出したと
きに出力線１００を“１”にするマイクロ命令検
出回路８、マイクロプログラムのデバツグのため
の保守動作を制御する保守動作制御装置９および
この保守動作制御装置９からマイクロ命令の分岐
毎にマイクロ命令の実行を停止させる指示信号１
０１および停止したマイクロプログラムの続行を
指示する信号１０２が与えられるクロツク制御回
路１０から構成されている。
詳細に説明する。第３図における装置はマイクロ
プログラムを格納するマイクロプログラム格納回
路１、この格納回路１から逐次読み出されたマイ
クロ命令が与えられる出力レジスタ２、格納回路
出力レジスタ２内のフイールド２１からの出力に
所定の演算をする演算回路３、この演算回路３で
の演算結果が与えられるとともに、出力レジスタ
２の分岐制御フイールド２３からの出力が与えら
れ、前記演算回路３の演算結果と前記制御メモリ
出力レジスタ２の分岐制御フイールド２３とから
分岐するか否かの判定を行なう分岐条件判定回路
４、分岐条件判定回路４で分岐条件が成立したと
きに出力レジスタ２の分岐アドレスフイールド２
２が選択され、分岐条件が不成立のときに、アド
レスＮ＋１（Ｎは前マイクロ命令のアドレス）を
保持するアドレスレジスタ６の出力が選択され、
制御メモリ回路１へ与えられ、マイクロプログラ
ムの読出しに使用されるアドレス選択回路７、こ
のアドレス選択回路７の出力に＋１の加算を行な
う加算器５、この加算器５の加算結果を格納する
アドレスレジスタ６、前記制御メモリ出力レジス
タ２の分岐制御フイールド２３の出力により、マ
イクロ命令が、分岐命令であることを検出したと
きに出力線１００を“１”にするマイクロ命令検
出回路８、マイクロプログラムのデバツグのため
の保守動作を制御する保守動作制御装置９および
この保守動作制御装置９からマイクロ命令の分岐
毎にマイクロ命令の実行を停止させる指示信号１
０１および停止したマイクロプログラムの続行を
指示する信号１０２が与えられるクロツク制御回
路１０から構成されている。
第４図はクロツク制御回路１０の構成を示す図
および第５図はクロツク制御回路１０の入出力信
号の状態を示すタイミングチヤートを示す。保守
動作制御装置９から送出される信号１０１が論理
“１”のとき、分岐トレースモードフリツプフロ
ツプ１１がセツトされる。該フリツプフロツプ１
１は、保守動作終了まで論理“１”のままであ
る。前記保守動作制御装置９から送出されてくる
マイクロプログラムの続行指示信号１０２が論理
“１”のとき、ステツプ制御フリツプフロツプ１
２がセツトされる。該フリツプフロツプ１２は、
マイクロ命令が分岐命令であることを検出する第
３図の前記分岐マイクロ命令検出回路８の出力線
１００が論理“１”になつた時点でリセツトされ
る。両フリツプフロツプの出力１０４および１０
５はアンドゲート回路１３へ与えられる。前記ゲ
ート回路１３からの出力信号１０３は、前記演算
回路３へ与えられ、クロツクの停止制御を行な
う。
および第５図はクロツク制御回路１０の入出力信
号の状態を示すタイミングチヤートを示す。保守
動作制御装置９から送出される信号１０１が論理
“１”のとき、分岐トレースモードフリツプフロ
ツプ１１がセツトされる。該フリツプフロツプ１
１は、保守動作終了まで論理“１”のままであ
る。前記保守動作制御装置９から送出されてくる
マイクロプログラムの続行指示信号１０２が論理
“１”のとき、ステツプ制御フリツプフロツプ１
２がセツトされる。該フリツプフロツプ１２は、
マイクロ命令が分岐命令であることを検出する第
３図の前記分岐マイクロ命令検出回路８の出力線
１００が論理“１”になつた時点でリセツトされ
る。両フリツプフロツプの出力１０４および１０
５はアンドゲート回路１３へ与えられる。前記ゲ
ート回路１３からの出力信号１０３は、前記演算
回路３へ与えられ、クロツクの停止制御を行な
う。
第６図は、本発明の一実施例の動作を示すフロ
ーチヤートであり、条件Ｘ＝１，Ｙ＝00のときの
マイクロ命令の実行動作を説明する。
ーチヤートであり、条件Ｘ＝１，Ｙ＝00のときの
マイクロ命令の実行動作を説明する。
予め前記保守動作制御装置９から、信号１０１
により前記分岐トレースモードフリツプフロツプ
１１がセツトされる。
により前記分岐トレースモードフリツプフロツプ
１１がセツトされる。
前記保守動作制御装置９からマイクロプログラ
ム起動信号１０２が論理“１”（第５図のタイミ
ングT1）になると、前記フリツプフロツプ１２が
セツトされ、信号１０３が論理“０”となり、マ
イクロプログラムが起動される。第６図のアドレ
スＡで指定されるマイクロ命令が条件付分岐命令
であると、前記分岐マイクロ命令検出回路８の出
力線１００が論理“１”となり、タイミングT2
でフリツプフロツプ１２がリセツトされ、信号線
１０３が論理“１”となり、マイクロプログラム
の実行が停止される。ここで必要に応じてマイク
ロプログラム処理装置の内部状態が内部状態表示
手段（図示せず）により調べられる。次に、タイ
ミングT3で再び信号１０２が論理“１”となる
と、ゲート回路１３の出力信号１０３が論理
“０”となり、マイクロプログラムが再起動され
アドレスＣまで続行される。アドレスＣのマイク
ロ命令は多方向分岐命令なので第３図の前記分岐
マイクロ命令検出回路８からの出力信号１００が
論理“１”となり、フリツプフロツプ１２が論理
“０”となる。従つて、ゲート回路１３の出力信
号１０３が論理“１”となり、マイクロプログラ
ムの実行が停止され、アドレスＥ以降の分岐命令
まで続行される。
ム起動信号１０２が論理“１”（第５図のタイミ
ングT1）になると、前記フリツプフロツプ１２が
セツトされ、信号１０３が論理“０”となり、マ
イクロプログラムが起動される。第６図のアドレ
スＡで指定されるマイクロ命令が条件付分岐命令
であると、前記分岐マイクロ命令検出回路８の出
力線１００が論理“１”となり、タイミングT2
でフリツプフロツプ１２がリセツトされ、信号線
１０３が論理“１”となり、マイクロプログラム
の実行が停止される。ここで必要に応じてマイク
ロプログラム処理装置の内部状態が内部状態表示
手段（図示せず）により調べられる。次に、タイ
ミングT3で再び信号１０２が論理“１”となる
と、ゲート回路１３の出力信号１０３が論理
“０”となり、マイクロプログラムが再起動され
アドレスＣまで続行される。アドレスＣのマイク
ロ命令は多方向分岐命令なので第３図の前記分岐
マイクロ命令検出回路８からの出力信号１００が
論理“１”となり、フリツプフロツプ１２が論理
“０”となる。従つて、ゲート回路１３の出力信
号１０３が論理“１”となり、マイクロプログラ
ムの実行が停止され、アドレスＥ以降の分岐命令
まで続行される。
以上説明したように、本発明はデバツグモード
用フリツプフロツプ１１が“１”に設定されたと
き、保守動作制御装置９からの起動信号１０２が
論理“１”になると、マイクロプログラムの実行
を続行し、マイクロ命令が分岐命令に到達すると
停止するように回路を構成し、マイクロプログラ
ムのトレースを容易にかつ迅速に行なわせる。
用フリツプフロツプ１１が“１”に設定されたと
き、保守動作制御装置９からの起動信号１０２が
論理“１”になると、マイクロプログラムの実行
を続行し、マイクロ命令が分岐命令に到達すると
停止するように回路を構成し、マイクロプログラ
ムのトレースを容易にかつ迅速に行なわせる。
本発明には、マイクロ命令の分岐毎にマイクロ
命令の実行を停止、または続行させることにより
比較的少ない金物でマイクロプログラムの経過を
容易にかつ迅速にトレースできるという効果があ
る。
命令の実行を停止、または続行させることにより
比較的少ない金物でマイクロプログラムの経過を
容易にかつ迅速にトレースできるという効果があ
る。
第１図は条件付分岐命令の動作を示す図、第２
図は多方向分岐命令の動作を示す図、第３図は本
発明の一実施例を示す図、第４図は第３のクロツ
ク制御回路を詳細に示す図、第５図は第４図の制
御回路の動作を説明する図および第６図は本発明
の一実施例の動作を説明するマイクロプログラム
のフローチヤートである。 第１図から第６図において１…マイクロプログ
ラム格納回路、２…出力レジスタ、３…演算回
路、４…分岐条件判定回路、５…加算器、６…ア
ドレスレジスタ、７…アドレス選択回路、８…分
岐マイクロ命令検出回路、９…保守動作制御装
置、１０…クロツク制御回路、１１…分岐トレー
スモードフリツプフロツプ、１２…ステツプ制御
フリツプフロツプ、１３…ゲート回路。
図は多方向分岐命令の動作を示す図、第３図は本
発明の一実施例を示す図、第４図は第３のクロツ
ク制御回路を詳細に示す図、第５図は第４図の制
御回路の動作を説明する図および第６図は本発明
の一実施例の動作を説明するマイクロプログラム
のフローチヤートである。 第１図から第６図において１…マイクロプログ
ラム格納回路、２…出力レジスタ、３…演算回
路、４…分岐条件判定回路、５…加算器、６…ア
ドレスレジスタ、７…アドレス選択回路、８…分
岐マイクロ命令検出回路、９…保守動作制御装
置、１０…クロツク制御回路、１１…分岐トレー
スモードフリツプフロツプ、１２…ステツプ制御
フリツプフロツプ、１３…ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ マイクロプログラムを格納するマイクロプロ
グラム格納回路と、 このマイクロプログラム格納回路のアドレスを
発生するアドレス発生回路と、 前記マイクロプログラム格納回路から読み出さ
れたマイクロ命令を格納するマイクロ命令格納回
路と、 このマイクロ命令格納回路に格納されたマイク
ロ命令が分岐命令であることを検出する分岐命令
検出回路と、 前記マイクロ命令格納回路に格納されたマイク
ロ命令が分岐命令であるときはこの分岐命令で示
された分岐条件を演算する演算回路と、 保守動作を制御する保守動作制御装置と、 診断動作時に前記分岐命令検出回路で前記分岐
命令が検出されたとき前記マイクロプログラムの
実行を停止させ前記保守動作制御装置からの起動
指示により前記マイクロプログラムの動作を再開
させる制御回路とから構成したことを特徴とする
マイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7683878A JPS553091A (en) | 1978-06-23 | 1978-06-23 | Microprogram control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7683878A JPS553091A (en) | 1978-06-23 | 1978-06-23 | Microprogram control unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS553091A JPS553091A (en) | 1980-01-10 |
| JPS6131898B2 true JPS6131898B2 (ja) | 1986-07-23 |
Family
ID=13616804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7683878A Granted JPS553091A (en) | 1978-06-23 | 1978-06-23 | Microprogram control unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS553091A (ja) |
-
1978
- 1978-06-23 JP JP7683878A patent/JPS553091A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS553091A (en) | 1980-01-10 |
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