JPS6131498B2 - - Google Patents
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- Publication number
- JPS6131498B2 JPS6131498B2 JP56102933A JP10293381A JPS6131498B2 JP S6131498 B2 JPS6131498 B2 JP S6131498B2 JP 56102933 A JP56102933 A JP 56102933A JP 10293381 A JP10293381 A JP 10293381A JP S6131498 B2 JPS6131498 B2 JP S6131498B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- error
- central processing
- processing unit
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置制御方式に関し、特に、中
央処理装置（CPU）から記憶部へのアクセス
時、エラーが発生したとき中央処理装置
（CPU）に応答信号を返送することなく、自律的
に記憶部への再起動を行なうようにした記憶装置
制御方式に関する。
央処理装置（CPU）から記憶部へのアクセス
時、エラーが発生したとき中央処理装置
（CPU）に応答信号を返送することなく、自律的
に記憶部への再起動を行なうようにした記憶装置
制御方式に関する。
通常、CPUからのアクセスに対し、記憶装置
内でエラーを検出するとエラー信号をCPUに通
知し、記憶装置は次のアクセスが受け付けられる
ように内部の制御回路部をイニシヤライズしてメ
モリサイクルを終了するようにしていた。一方、
CPUは記憶装置からのエラー信号を受けると、
記憶装置に対し、再試行を行なわしめるべく再度
アクセスをかけるようにしていた。このように、
記憶装置のエラーに対する再試行の制御はCPU
側で行なうようにしていた。
内でエラーを検出するとエラー信号をCPUに通
知し、記憶装置は次のアクセスが受け付けられる
ように内部の制御回路部をイニシヤライズしてメ
モリサイクルを終了するようにしていた。一方、
CPUは記憶装置からのエラー信号を受けると、
記憶装置に対し、再試行を行なわしめるべく再度
アクセスをかけるようにしていた。このように、
記憶装置のエラーに対する再試行の制御はCPU
側で行なうようにしていた。
本発明は、再試行に必要な情報は通常、記憶装
置内で次のアクセスが到来するまで保持されてい
ることに着目し、記憶装置内に簡単な回路を付加
することにより、エラー発生時に自律的に再試行
を行なうようにし、CPUにおける記憶装置アク
セス制御を簡略化することを目的とし、そしてそ
のため本発明は、中央処理装置から記憶部へのメ
モリアクセス起動に対して、正常に動作が行なわ
れたとき応答信号を中央処理装置へ返送し、これ
により情報転送が行なわれる記憶装置において、
上記中央処理装置から起動された後、エラーが発
生した場合上記中央処理装置への応答信号送出を
禁止する手段と、該エラーが発生したことを記憶
するエラー記憶手段と、上記エラー発生時当該記
憶装置内で作成されるメモリサイクル終了信号に
もとづいて記憶部への再起動を行なう手段と上記
中央処理装置から起動された後、および、上記再
起動が行なわれた後の所定時間後に上記エラー記
憶手段をリセツトする手段とをそなえ、上記エラ
ー発生時中央処理装置へ応答信号を返送すること
なく自律的に記憶部への再起動を行なうことを特
徴とする。
置内で次のアクセスが到来するまで保持されてい
ることに着目し、記憶装置内に簡単な回路を付加
することにより、エラー発生時に自律的に再試行
を行なうようにし、CPUにおける記憶装置アク
セス制御を簡略化することを目的とし、そしてそ
のため本発明は、中央処理装置から記憶部へのメ
モリアクセス起動に対して、正常に動作が行なわ
れたとき応答信号を中央処理装置へ返送し、これ
により情報転送が行なわれる記憶装置において、
上記中央処理装置から起動された後、エラーが発
生した場合上記中央処理装置への応答信号送出を
禁止する手段と、該エラーが発生したことを記憶
するエラー記憶手段と、上記エラー発生時当該記
憶装置内で作成されるメモリサイクル終了信号に
もとづいて記憶部への再起動を行なう手段と上記
中央処理装置から起動された後、および、上記再
起動が行なわれた後の所定時間後に上記エラー記
憶手段をリセツトする手段とをそなえ、上記エラ
ー発生時中央処理装置へ応答信号を返送すること
なく自律的に記憶部への再起動を行なうことを特
徴とする。
以下本発明を図面により説明する。
第１図は本発明による実施例の記憶装置の要部
ブロツク図であり、図中、１はエラー記憶手段で
あるフリツプフロツプ、２〜５はアンドゲート、
６はカウンタ、７はオアゲート、８〜１１はイン
バータ、１２は遅延回路、STARTは図示しない
CPUからの起動信号、REPLYとは図示しない
CPUへの応答信号、ERSIGは図示しないCPUへ
のエラー通知信号、ERSETは図示しない制御回
路部からのエラーセツトタイミング信号、
ERRORは図示しない制御回路部からのエラー信
号、CYENDは図示しない制御回路部からのメモ
リサイクル終了信号である。また、第２図はエラ
ーが無い場合の実施例のタイムチヤート、第３図
はエラーが検出された場合の実施例のタイムチヤ
ート、第４図は再試行を３回まで実行させた場合
の実施例のタイムチヤートである。
ブロツク図であり、図中、１はエラー記憶手段で
あるフリツプフロツプ、２〜５はアンドゲート、
６はカウンタ、７はオアゲート、８〜１１はイン
バータ、１２は遅延回路、STARTは図示しない
CPUからの起動信号、REPLYとは図示しない
CPUへの応答信号、ERSIGは図示しないCPUへ
のエラー通知信号、ERSETは図示しない制御回
路部からのエラーセツトタイミング信号、
ERRORは図示しない制御回路部からのエラー信
号、CYENDは図示しない制御回路部からのメモ
リサイクル終了信号である。また、第２図はエラ
ーが無い場合の実施例のタイムチヤート、第３図
はエラーが検出された場合の実施例のタイムチヤ
ート、第４図は再試行を３回まで実行させた場合
の実施例のタイムチヤートである。
以下に実施例の動作をタイムチヤートを参照し
つつ説明する。
つつ説明する。
まず、CPUから記憶装置にSTART信号が到来
すると、該START信号にもとづく信号ｄは、図
示しないアドレス信号、書込みデータ信号等の
CPUから送出されてくる信号を記憶装置内の図
示しないレジスタに取り込むよう制御する。また
START信号はオアゲート７を経て信号ｂとな
り、この信号ｂが図示しない制御回路部を起動し
て記憶装置の動作を開始させる。そして、この
後、図示しない制御回路部によつてエラーが検出
されると、ERROR信号が発生され、ERSET信
号のタイミング時点にフリツプフロツプ１がセツ
トされる。一方、エラーが検出されない場合は、
CPUに対して応答信号REPLYが返送される。読
出し（Read）サイクルの場合においては、
REPLY信号の次に、読出し（Read）データが
CPUへ送出される。そして最後に、メモリサイ
クルの終了時、次のアクセスにそなえてCYEND
信号により作成された信号ｅにより記憶装置の図
示しない制御回路部はイニシヤライズされる。
すると、該START信号にもとづく信号ｄは、図
示しないアドレス信号、書込みデータ信号等の
CPUから送出されてくる信号を記憶装置内の図
示しないレジスタに取り込むよう制御する。また
START信号はオアゲート７を経て信号ｂとな
り、この信号ｂが図示しない制御回路部を起動し
て記憶装置の動作を開始させる。そして、この
後、図示しない制御回路部によつてエラーが検出
されると、ERROR信号が発生され、ERSET信
号のタイミング時点にフリツプフロツプ１がセツ
トされる。一方、エラーが検出されない場合は、
CPUに対して応答信号REPLYが返送される。読
出し（Read）サイクルの場合においては、
REPLY信号の次に、読出し（Read）データが
CPUへ送出される。そして最後に、メモリサイ
クルの終了時、次のアクセスにそなえてCYEND
信号により作成された信号ｅにより記憶装置の図
示しない制御回路部はイニシヤライズされる。
次に、第３図のタイムチヤートに示す如く、エ
ラーが発生した場合の動作は以下の通りである。
CPUからのSTART信号によつて図示しない制御
回路部が起動された後、エラーが検出されると
ERSET信号の発出タイミング時点にフリツプフ
ロツプ１がセツトされる。このフリツプフロツプ
１がセツトされると、その反転出力信号であるｆ
信号によつてアンドゲート５は閉じられ、応答信
号REPLYの送出は禁止される。また、カウンタ
６の出力信号ｃはエラーが所定回数発生するまで
“１”となつているので、アンドゲート２は閉状
態とされ、フリツプフロツプ１の出力信号ａはア
ンドゲート２を通り、アンドゲート３を開状態と
する。このため、メモリサイクル終了時に
CYEND信号が発出されると、アンドゲート３の
出力信号ｈは“１”となり、さらに該信号ｈによ
りオアゲート７の出力信号ｂが“１”となり、こ
れにより前記したように図示しない制御回路部が
起動され、記憶装置は再起動されることになる。
ラーが発生した場合の動作は以下の通りである。
CPUからのSTART信号によつて図示しない制御
回路部が起動された後、エラーが検出されると
ERSET信号の発出タイミング時点にフリツプフ
ロツプ１がセツトされる。このフリツプフロツプ
１がセツトされると、その反転出力信号であるｆ
信号によつてアンドゲート５は閉じられ、応答信
号REPLYの送出は禁止される。また、カウンタ
６の出力信号ｃはエラーが所定回数発生するまで
“１”となつているので、アンドゲート２は閉状
態とされ、フリツプフロツプ１の出力信号ａはア
ンドゲート２を通り、アンドゲート３を開状態と
する。このため、メモリサイクル終了時に
CYEND信号が発出されると、アンドゲート３の
出力信号ｈは“１”となり、さらに該信号ｈによ
りオアゲート７の出力信号ｂが“１”となり、こ
れにより前記したように図示しない制御回路部が
起動され、記憶装置は再起動されることになる。
なお、フリツプフロツプ１は、信号ｂを遅延回
路１２によりCYEND信号の幅以上遅延させた信
号ｇにより、リセツトされる。このとき、CPU
からすでに送出されてきているアドレス信号、書
込みデータ信号等は、図示しないレジスタに保持
され続けている。
路１２によりCYEND信号の幅以上遅延させた信
号ｇにより、リセツトされる。このとき、CPU
からすでに送出されてきているアドレス信号、書
込みデータ信号等は、図示しないレジスタに保持
され続けている。
前述したように、エラーを検出した場合、再起
動信号ｈにより、記憶装置は再度、所定の動作を
開始するが、同時にこの信号ｈはカウンタ６をカ
ウントアツプさせるよう制御する。実施例の場
合、第４図のタイムチヤートに図示するように、
再試行動作が３回実行されると、カウンタ６の出
力信号ｃは“０”となり、アンドゲート２を閉じ
ることにより再起動信号ｈを禁止し、それ以上の
再試行を行なわせないようにする。また、この信
号ｃはインバータ１１を通つてアンドゲート４を
開くようにする。これにより、エラー信号ａは
ERSIG信号としてCPUへ送出され、CPUへエラ
ー発生が通知される。
動信号ｈにより、記憶装置は再度、所定の動作を
開始するが、同時にこの信号ｈはカウンタ６をカ
ウントアツプさせるよう制御する。実施例の場
合、第４図のタイムチヤートに図示するように、
再試行動作が３回実行されると、カウンタ６の出
力信号ｃは“０”となり、アンドゲート２を閉じ
ることにより再起動信号ｈを禁止し、それ以上の
再試行を行なわせないようにする。また、この信
号ｃはインバータ１１を通つてアンドゲート４を
開くようにする。これにより、エラー信号ａは
ERSIG信号としてCPUへ送出され、CPUへエラ
ー発生が通知される。
カウンタ６は、CPUからの次のSTART信号に
より、リセツトされる。なお、カウンタ６の設定
条件を変更することにより、再試行の回数は任意
の値をとることが可能である。
より、リセツトされる。なお、カウンタ６の設定
条件を変更することにより、再試行の回数は任意
の値をとることが可能である。
以上説明したように本発明によれば、記憶装置
に簡単な回路を付加することにより、エラー発生
時中央処理装置（CPU）に関係なく自律的に再
試行動作を行なうことが可能となり、中央処理装
置（CPU）の制御が簡単化されるという効果を
もたらすことができる。
に簡単な回路を付加することにより、エラー発生
時中央処理装置（CPU）に関係なく自律的に再
試行動作を行なうことが可能となり、中央処理装
置（CPU）の制御が簡単化されるという効果を
もたらすことができる。
第１図は本発明による実施例の記憶装置の要部
ブロツク図、第２図〜第４図は実施例のタイムチ
ヤートである。 第１図において、１はフリツプフロツプ、２〜
５はアンドゲート、６はカウンタ、７はオアゲー
ト、８〜１１はインバータ、１２は遅延回路、
STARTは起動信号、REPLYは応答信号、
ERSIGはエラー通知信号、ERSETはエラーセツ
トタイミング信号、ERRORはエラー信号、
CYENDはメモリサイクル終了信号である。
ブロツク図、第２図〜第４図は実施例のタイムチ
ヤートである。 第１図において、１はフリツプフロツプ、２〜
５はアンドゲート、６はカウンタ、７はオアゲー
ト、８〜１１はインバータ、１２は遅延回路、
STARTは起動信号、REPLYは応答信号、
ERSIGはエラー通知信号、ERSETはエラーセツ
トタイミング信号、ERRORはエラー信号、
CYENDはメモリサイクル終了信号である。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置から記憶部へのメモリアクセス
起動に対して、正常に動作が行なわれたとき応答
信号を中央処理装置へ返送し、これにより情報転
送が行なわれる記憶装置において、上記中央処理
装置から起動された後、エラーが発生した場合上
記中央処理装置への応答信号送出を禁止する手段
と、該エラーが発生したことを記憶するエラー記
憶手段と上記エラー発生時当該記憶装置内で作成
されるメモリサイクル終了信号にもとづいて記憶
部への再起動を行なう手段と、上記中央処理装置
から起動された後、および、上記再起動が行なわ
れた後の所定時間後に上記エラー記憶手段をリセ
ツトする手段とを備え、上記エラー発生時中央処
理装置へ応答信号を返送することなく自律的に記
憶部への再起動を行なうことを特徴とする記憶装
置制御方式。 ２ 上記再起動の回数を計数するカウンタをもう
け、該カウンタの値が所定値に達したとき再起動
を禁止するようにしたことを特徴とする特許請求
の範囲第１項記載の記憶装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102933A JPS586595A (ja) | 1981-06-30 | 1981-06-30 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102933A JPS586595A (ja) | 1981-06-30 | 1981-06-30 | 記憶装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586595A JPS586595A (ja) | 1983-01-14 |
| JPS6131498B2 true JPS6131498B2 (ja) | 1986-07-21 |
Family
ID=14340638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102933A Granted JPS586595A (ja) | 1981-06-30 | 1981-06-30 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586595A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325762A (ja) * | 1994-06-02 | 1995-12-12 | Nec Corp | 冗長メモリの制御方式 |
-
1981
- 1981-06-30 JP JP56102933A patent/JPS586595A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS586595A (ja) | 1983-01-14 |
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