JPS61292754A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、とくに制御信号の欠落に
対し、これを補う機能を備え、制御対象の暴走を防ぐ機
能を有するディジタル位相比較器を含む情報処理装置に
関する。

〔従来の技術〕

近年ＬＳＩ技術の発達には目覚しいものがあり、高集積
化とともＫその機能も高度化・多機能化している。性能
の同上に伴い、自動車や産業用ロボットのように、より
複雑な制御を必要とされる分野でもマイクロエレクトロ
ニクス技術が駆使されるようになってきたが、このよう
な分野における制御には連応性・高精度及び高安定性が
要求され、ノイズや制御信号の欠落による誤動作に対す
る対策が大きな問題となってくる。

外部の制御対象を制御するには、その制御対象から出力
される制御信号に同期して中央処理装置（以下ＣＰＵと
略す）が制御したい物理量、例えばパルス周期や電圧・
温度といった制御量を取り込み、目標値と比較して制御
対象への出力（以下操作量と記す）を調節し、再び制御
信号に同期して操作量を出力するのが一般的な方法であ
る。しかし、制御信号は機械的に生成され、また外部回
路を通って情報処理装置に入力されるので外部の影響を
受けやすく、ノイズの発生や信号の欠落が起こりやすい
。したがってこれらの場合にはＣＰＵは誤った制御量を
もとに操作量を計算したり、誤ったタイミングで制御を
起動したりすることになり、１ｔｉ１１御対よを暴走さ
せることが考えられる。

このような誤動作に対する従来の防止方法についてモー
タの位相制御を例に第３図を用いて説明する。

モータの位相制御は外部の基準信号発生器３１６から発
生する基準信号３１１と、制御対象であるモータ３１５
！’Ｉｔり付けたパルス発生器より発生する比較信号３
１０の時間間隔を測定し、目標値と比較することによっ
て操作ｔ３１４を求め、制御対象３１５に対してその操
作値を出力することによって実現される。情報処理装置
１３００は、ＣＰＵ３０１．プログラムメモリ３０２．
データメモ’７３０３　、　内部データバス３０４．カ
ウントクロック３０９を計数するカウンタ３０５．カウ
ンタ３０５のカウント値を一時的に記憶する記憶レジス
タ３　ｉ）　６　、カウンタ３０５の上限を記憶する比
較レジスタ３０８．及びカウンタ３０５のカウント値と
比較レジスタ３０８の内容とを比較し、両者が一致した
時に一致信号３１２’を出力する比較器３０７から構成
される。

次にこの構成をもとに、情報処理装置ｍ３００の動作に
ついて第４図のタイムチャートを用いて説明する。

カウンタ３０５はカウントクロック３０９を計数する。

基準信号発生器３１６から基準信号３１１（Ｐｎ；ｎ＝
０．１，２．・・・）が入力されるとカウンタ３０５の
カウント値はＯにクリアされ、再びカウントアツプ動作
をくりかえす。制御対８３１５から比較信号３１０　（
Ｔｎ　；　（１＝＝Ｑ　ｌ　１１２　ｅ・・・）が入力
されると、その時のカウンタ３０５のカウント値（Ｘｎ
　；　ｎ”０　＋　１　＋　２　＋　”’）が記憶レジ
スタ３０６にラッチされる。したがって記憶レジスタ３
（）６に格納されている値Ｘｎは基準信号３１１（Ｐｎ
）と比較信号３１０（Ｔｎ）の時間間隔すなわち位相差
に用当する。

また、比較信号３１０（Ｔｎ）が入力すると同時にＣＰ
Ｕ３０１に対する処理要求信号３１３がアクティブとな
り、ＣＰＵ３０１はすでに計算済みの操作量３１４ Ｙｎ−ｘ＝ｆ　（Ｘｎ−ｔ） を内部バス３０４を介して端子３１７より出力し、内部
バス３０４ｔ−介して制御量すなわち記憶レジスタ３０
６の内容Ｘｎを取り込み、プログラムメモリ３０２に記
憶されている手順にしたがって操作量Ｙｎ＝ｆ（Ｘｎ）
の計Ｘｔ実行する。

今、基準信号Ｐ２が何らかの外乱により欠落してしまう
と、カウンタ３０５の値がＯにクリヤされず、比較信号
Ｔ２が入力された時に記憶レジスタ３０６にラッチされ
る値は全く誤った値となってしまう。したがって操作量
Ｙ２も誤った制御量にもとづいて計算された誤った操作
量となる。これを防止するため、比較レジスタ３０８に
はカウンタ３０５の上限値ＸＨが格納されており、比較
器３０７はカウンタ３０５のカウント値と比較レジスタ
３０８の内容を常に比較して、カウント値と比較レジス
タ３０８の内容が一致すると一致信号３１２を出力し、
この一致信号３１２によってカウンタ３０５のカウント
値をＯにクリヤする。換言すれば基準信号３１１の周期
の上限が比較レジスタに記憶されており、基準信号の欠
落によりカウンタ３０５のカウント値が０にクリアされ
ず、上限値に達してしまった場合には、比較器より出力
される一致信号によって基準信号の欠落を補うことにな
る。

〔発明が解決しようとする問題点３ 以上説明した従来の情報処理装置は信号の欠落を判断し
、これを補う機能は備えているが、そのためにはカウン
タのビット数と同じだけのビット＠を有するレジスタ及
び比較器が必要である。しかしこのような専用ハードウ
ェアを追加することは回路規模の増大につながり、コス
ト等の面から考えても好ましくない。

また高↑官度な制御を実現するために、位相比較を行う
ＩＩ！ｄ胡はできるだけ短くするのが一般的であるが、
制御対象が操作量を受けてから、それにもとづく回転に
至るまでの過渡期間は位相比較の同期に比べて相当長く
、かつアナログ的に変化するものであるから、基準信号
の欠落の前後において制御−ＪＩ　Ｘ　ｎにはほとんど
変化がない。しかし本従来例では基準信号の欠４が発生
した時点と、それを検出し比較信号から出力される一致
信号によってその欠落が補われるまでには必ず時間のず
れが生じるので、その場合の位相誤差情報には上記の時
間のずれに相当する１差が含筐れてしまい、ＣＰＵがこ
れを考慮して操作−の計算を行うことはない。

したがって本発明の目的は上記の様な問題点を解決し、
ハードウェアの負担は極力抑えながらなおかつ高精度な
制御が可能な情報処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明の情報処理装置は、プログラム及び各種データを
記憶するメモリ部と、前記プログラムによる処理を実行
する中央処理部と、所定のカウントクロックを計数する
カウンタおよび前記カウンタの埴を一時的に記憶する記
憶！！１を備えたカウンタ装置と、前記カウンタの動作
を制御する制御信号が入力されないことを検出して前記
記憶装置への書き込み動作を禁止する機目巨を有する制
御回路とを有している。

〔実施例〕

次に本発明について図面ｔ−参照して説明する。

第１図は本発明の一実施例を示すブロック図である。ｄ
！報処理装置１００ＦｉＣＰＵＩ　Ｏｌ　、プログラム
メモリ１０２．データメモリ１０３．内部データバス１
０４．カウントクロック１０８を計数するカウンタ１０
５．カウンタ１０５の値を一時的に記憶する記憶レジス
タ１０６．及び基準信号１１１と比較信号１１０とから
記憶レジスタ１０６のラッチ信号１１４を生成する制御
回路１０９から構成される。

この構成にもとづき、５＠２図のタイムチャートを参照
して本実施例の動作について説明する。

カウンタ１０５はカウントクロック１０８を計数し、基
準信号１１１　（Ｐｎ）が入力されるとそのカウント値
はＯにクリヤされ、その後再び計数動作を継続する。基
準信号１１１　（Ｐｎ）はカウンタ１０８のカウント値
を０クリヤすると同時に、制御回路１０９内の７リツプ
７０ツブ１１５の出力１１３’ｔハイレベルにセットす
る。基準信号１１１（Ｐｎ）が入力しである時間が経過
してから比較信号１１０（Ｔｎ）が入力すると、ラッチ
信号１１４がアクティブとなり、そのときのカウンタ１
０５のカウント値（Ｘｎ　）　ｔ−記憶レジスタ１０６
にラッチする。この櫃が基準信号３１１（Ｐｎ）と比較
信号３１０　（Ｔｎ）の時間差すなわち位相差に相当す
る。

比較信号１１０（Ｔｎ）は制御回路１０９内の遅延回路
１１２を経由して７リツプ７０ツブ１１５のリセット入
力に接続されており、クリップフロップ１１５の出力１
１３がリセットされると同時にラッチ信号１１４はイン
アクティブとなる。

さらに比較信号１ｔｏ（Ｔｎ）は、ＣＰＵｌ０１に対す
る処理要求信号としても機能し、比較信号１１０（Ｔｎ
）が入力するとＣＰＵｌ０Ｉは既に計算済みの操作ｔ　
１１６　Ｙｎ−ｔ＝ｆ　（Ｘｎ−りを内部バス１０４を
介して端子１１７から制御対象ｉｉｓに対して出力し、
次に内部バス１０４を介して記憶レジスタ１０６に記憶
されている位相誤差情報ＸｎをＣＰＵ１０１内部に取り
込んで、プログラムメモＩＪ　Ｉ　Ｏ２に記憶されてい
る手順に従って次のタイミングで出力されるべき操作ｔ
Ｙｎ　＝ｆ　（Ｘｎ　）の計算を実行する。

以上が正常な状態における動作である。次に基準信号が
欠落した場合の動作について説明する。

第２図において基準信号Ｐ２が（口１らかの原因により
欠落したとする。この場合、カウンタ１０５のカウント
値のクリヤは行われず、カウンタ１０５はカウントアツ
プ動作を継続する。また、フリップ７０ツブ１１５の出
力１１３のセットも行われず、出力１１３はリセットさ
れたままである。次に比較信号Ｔ、が入力されると、フ
リップ７０ツブ１１５の出力１１３がロウレベルのまま
なので、。

ラッチ信号１１４はインアクティブであり、比較信号が
入力されたにもかかわらず、カウンタ１０５の直は記憶
レジスタ１０６にラッチされず、記憶レジスタ１０６は
前にラッチした値ＸＩをそのまま保持する。ただし、記
憶レジスタの更新は行われないが、比較信号Ｔ２はＣＰ
Ｕｌ０Ｉに対して処理要求を発生するので、前回の処理
要求により計拝された操作量Ｙ＋　＝ｆ　（Ｘ＋　）が
制御対象１１８に対して出力され、記憶レジスタ１０６
に保持されている位相誤差情報Ｘ１にもとづく操作瞬の
計算Ｙｚ＝ｆ（Ｘｌ）が実行される。

〔発明の効果〕

以上説明したように、本発明は基準信号が正常に人力さ
れた場合にのみ比較信号の入力により記憶レジスタの内
容すなわち位相誤差情報を更新し、操作量を出力し、更
新された情報をもとにＣＰＵにおいて操作量の計算を実
行する。基準信号が欠落した場合には比較信号の人力で
記憶レジスタの内容の更新は行わず、信号が前回の正常
に入力された時の位相誤差情報を保持したまま操作量を
出力しＣＰＵにおいて操作量の計算を実行するもので、
常に最新に近い位相誤差情報のみにもとづいて操作量が
計算されている。制御対象の状態の変化は過渡的なもの
であるから基準信号の欠番の前後での位相誤差にはほと
んど差がないので、基準信号が欠落した場合に前回の位
相誤差情報をもとに操作量の計算を行っても制御系を正
常に制御できる。さらに、基準信号の欠落は制御回路の
みで判定されるので、ＣＰＵが介入する必要もない。

以上のように、本発明による情報処理装置は従来の位相
制御に比べて、カウンタ、記憶レジスタと極めて簡単な
ハードウェアによる構成で、低価格で高精度な制御を実
現することができる。

【図面の簡単な説明】

第１図は本発明にもとづき情報処理装置の一実施例のブ
ロック図、第２図社第１図の動作を示すタイミングチャ
ート、第３図は従来の情報処理装置のブロック図、第４
図は第３図の動作を示すタイミングチャートである。 １００．３００・・・・・・情報処理装置、１０１．３
０１・・・・・・中央処理装置、１０２，３０２・・・
・・・プログラムメモリ、１０３，３０３・・・・・・
データ・メモリ、１０４゜３０４・・・・・・内部バス
、１０５，３０５・−・・・・カウンタ、１０６．３０
６・・・・・・記憶レジスタ、１０７・・・・・・カウ
ンタ装置、１０８，３０９・・・・・・カウントクロッ
ク、１０９・・・・・・制御回路、１１０，３１０・・
・・・・比較信号、１１１．３１１・・−・・・基準信
号、１１２・・・・・・遅延回路、１１３・・・・・・
クリップ７０ツブ１１５の出力信号、１１４・・・・・
・ラッチ信号、１１５°°°・・・フリップ７０ツブ、
１１６，３１４・・・・・・操作量、１１７，３１７・
・・・・・操作量出力端子、１１８，３１５・・・・・
・制御対象（モータ）、１１９，３１６・・・・・・基
準信号発生器、３０７・・・・・・比較器、３０８・・
・・・・比較レジスタ、３１２・・・・・・一致信号っ 代理人　弁理士　　内　原　　　晋゛′″□１７う゛ 又ン

Claims (1)

【特許請求の範囲】
1. プログラム及び各種データを記憶するメモリ部と、前記
   プログラムによる処理を実行する中央処理部と、クロッ
   クを計数するカウンタと、前記カウンタの値を一時的に
   記憶する記憶部と、前記カウンタの動作を制御する制御
   信号の非入力を検出して次に入力される前記記憶部への
   書き込み指定信号による前記記憶部への書き込み動作を
   禁止する機能を有する制御回路とを備えたことを特徴と
   する情報処理装置。