JPS61292571A - トリガ信号発生回路 - Google Patents
トリガ信号発生回路Info
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- JPS61292571A JPS61292571A JP13409285A JP13409285A JPS61292571A JP S61292571 A JPS61292571 A JP S61292571A JP 13409285 A JP13409285 A JP 13409285A JP 13409285 A JP13409285 A JP 13409285A JP S61292571 A JPS61292571 A JP S61292571A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、特定のビットパターンをもったデータが連続
して発生した場合や、一意的にビットパターンが定まら
ないデータに対しトリガ信号を発生させるトリガ信号発
生回路に関するものである。
して発生した場合や、一意的にビットパターンが定まら
ないデータに対しトリガ信号を発生させるトリガ信号発
生回路に関するものである。
この種のものとしては例えば特開昭５９−１１９２６９
号公報に示されているトリガ回路が挙げられるが、これ
Ｋよる場合、多数の判定比較データを記憶するためのラ
ッチが設けられるものとなっている。それぞれのラッチ
に起と〕得る全ての条件を予めセットしたうえでそれぞ
れに対応するコンパレータでその条件と入力信号とを比
較し。
号公報に示されているトリガ回路が挙げられるが、これ
Ｋよる場合、多数の判定比較データを記憶するためのラ
ッチが設けられるものとなっている。それぞれのラッチ
に起と〕得る全ての条件を予めセットしたうえでそれぞ
れに対応するコンパレータでその条件と入力信号とを比
較し。
各比較判定結果は論理和されたうえフリップフロップに
セットされることによって、入力信号が特定以外のビッ
トパターンである場合にけトリガ信号が発生されるよう
になっているものである。即ち、コンピュータ等のパス
ラインにおいては正常時での起こシ得る事象は予想し得
るが、誤動作が生じた場合にはパスライン上でのデータ
のビットパターンは予想し得ないことから、正常動作時
でのデータのビットパターンを全てコンパレータ群によ
って入力信号と比較し、セットされたビットパターン以
外のものが入力された場合にけトリガを発生するようＫ
なっているものである。
セットされることによって、入力信号が特定以外のビッ
トパターンである場合にけトリガ信号が発生されるよう
になっているものである。即ち、コンピュータ等のパス
ラインにおいては正常時での起こシ得る事象は予想し得
るが、誤動作が生じた場合にはパスライン上でのデータ
のビットパターンは予想し得ないことから、正常動作時
でのデータのビットパターンを全てコンパレータ群によ
って入力信号と比較し、セットされたビットパターン以
外のものが入力された場合にけトリガを発生するようＫ
なっているものである。
しかしながら、コンビ為−夕の多機能化に伴い起こシ得
る事象も複雑、厖大となることから、これら事象にもと
づいてトリガ信号を発生させるとすれば、ラッチやコン
パレータの数も厖大となることけ明らかである。また、
シーケンシャルな事象がある条件を満足して連続的に発
生する場合でのトリガ発生では、時間を加味した判定が
必要である。更にＡ／Ｄ変換器のように入力信号がアナ
ログ値であって、その出力ディジタルデータが一意的に
定まらない場合での比較判定は困難となっているが、こ
れら事情が考慮されていないという不具合がある。
る事象も複雑、厖大となることから、これら事象にもと
づいてトリガ信号を発生させるとすれば、ラッチやコン
パレータの数も厖大となることけ明らかである。また、
シーケンシャルな事象がある条件を満足して連続的に発
生する場合でのトリガ発生では、時間を加味した判定が
必要である。更にＡ／Ｄ変換器のように入力信号がアナ
ログ値であって、その出力ディジタルデータが一意的に
定まらない場合での比較判定は困難となっているが、こ
れら事情が考慮されていないという不具合がある。
〔発明の目的〕
よって本発明の目的は、シーケンシャルな事象の場合に
は時間が加味された判定が、また、データが一意的に定
まらない場合は比較判定容易にして、しかも回路構成簡
単にしてトリガ信号を発生し得るトリガ信号発生回路を
供するにある。
は時間が加味された判定が、また、データが一意的に定
まらない場合は比較判定容易にして、しかも回路構成簡
単にしてトリガ信号を発生し得るトリガ信号発生回路を
供するにある。
この目的のため本発明は、２つのレジスタ各々からの設
定トリガ条件を第１．第２の比較回路において入力信号
との間で比較するが、第１の比較回路の比較判定結果は
一定時間遅延されたうえ第２の比較回路の比較判定結果
と論理積回路で論理積され、トリガ信号として得られる
ようにしたものである。一意的に定まらないデータに対
しては入力信号をマスクするようにして対処したもので
ある。
定トリガ条件を第１．第２の比較回路において入力信号
との間で比較するが、第１の比較回路の比較判定結果は
一定時間遅延されたうえ第２の比較回路の比較判定結果
と論理積回路で論理積され、トリガ信号として得られる
ようにしたものである。一意的に定まらないデータに対
しては入力信号をマスクするようにして対処したもので
ある。
以下、本発明を第１図から第３図によシ説明する。
第１図は本発明によるトリガ信号発生回路の一例での構
成を示したものである。これＫよると入力信号ＤＡＴＡ
ＩＮはそのＬＳＢ側ビットがマスク用レジスタ１０から
のマスクデータによってアンドゲート群３．４でマスク
可として比較回路５．６に入力される一方、比較回路５
，６にはまた条件設定用レジスタ１．２よ）それぞれト
リガ条件が入力されるものとなっている。したがって、
入力信号ＤＡＴＡＩＮとトリガ条件各々とは比較回路５
．６で比較されるところとなるものである。このうち比
較回路５からの比較判定結果は、入力信号ＤＡＴＡＩＮ
に同期しているクロック信号ＣＬＫがセット信号として
入力されているＤ型フリップフロップ（以下Ｆ／Ｆと称
す）７に一旦セットされた後、比較回路６からの比較判
定結果とアン、ドグート８で論理積されるようＫなって
いる。したがって、アンドゲート８から″１″の論理積
出力が得られる場合のみＤ型りリップ７μツブ９けセッ
ト状態におかれることになるが、このときのセット出力
がトリガ信号として得られるようＫなっているものであ
る。
成を示したものである。これＫよると入力信号ＤＡＴＡ
ＩＮはそのＬＳＢ側ビットがマスク用レジスタ１０から
のマスクデータによってアンドゲート群３．４でマスク
可として比較回路５．６に入力される一方、比較回路５
，６にはまた条件設定用レジスタ１．２よ）それぞれト
リガ条件が入力されるものとなっている。したがって、
入力信号ＤＡＴＡＩＮとトリガ条件各々とは比較回路５
．６で比較されるところとなるものである。このうち比
較回路５からの比較判定結果は、入力信号ＤＡＴＡＩＮ
に同期しているクロック信号ＣＬＫがセット信号として
入力されているＤ型フリップフロップ（以下Ｆ／Ｆと称
す）７に一旦セットされた後、比較回路６からの比較判
定結果とアン、ドグート８で論理積されるようＫなって
いる。したがって、アンドゲート８から″１″の論理積
出力が得られる場合のみＤ型りリップ７μツブ９けセッ
ト状態におかれることになるが、このときのセット出力
がトリガ信号として得られるようＫなっているものであ
る。
さて、第２図に示す要部での入出力信号波形を参照して
先ずシーケンシャルな事象の場合でのトリガ発生につい
て説明すれば以下のようである。
先ずシーケンシャルな事象の場合でのトリガ発生につい
て説明すれば以下のようである。
即ち、入力信号ＤＡＴＡｒ＊のビットパターンはａ−＋
１−＋ ｌ）→・・・・・・→７−４ｄ・・・のよう
であるとし、また、トリガ信号を発生させるトリガ条件
はビットパターンがｘ−＋ｙと連続した場合のみとすれ
ば、比較回路５のＢ入力にはビットパターン”Ｘ″が。
１−＋ ｌ）→・・・・・・→７−４ｄ・・・のよう
であるとし、また、トリガ信号を発生させるトリガ条件
はビットパターンがｘ−＋ｙと連続した場合のみとすれ
ば、比較回路５のＢ入力にはビットパターン”Ｘ″が。
また、比較回路の６のＢ入力にはビットパターン“ｙ″
が入力されるべく条件設定用レジスタ１．２は各々設定
されるものとなっている。この場合マスク用レジスタ１
０は入力信号ＤＡＴＡＩＮの全ビットが比較判定される
ため、その設定マスクデータは全て１１″となっている
。これによシ入力信号ＤＡ’ｌ’ＡＩＮけアンドゲート
群３，４をそのまま介し比較回路５，６に入力されるも
のである。したがって、入力信号Ｄ Ａ Ｔ ＡＩＮが
Ｘの時、即ち、タイミングＴ１、Ｔｉ ０時、比較回路
５は１１″レベルを出力し、また、比較回路６け入力信
号ＤＡＴＡＩＮ がｙの時、即ち、タイミングＴ２．Ｔ
４の時“１″レベルを出力するととくなる。しかしなが
ら、タイミングＴ１の時Ｆ／Ｆ７はセットされ１ぜレベ
ルを出力するが、ＴＩの次のタイミングでは比較回路６
はその出力が１０″レベルであるため、アンドゲート８
の出力は°０１となってＦ／Ｆ ９はセットされずトリ
ガ信号が得られないととは明らかである。同様にタイミ
ングＴ２ においても条件が満足されずトリガ信号は得
られない仁とになる。これに対しタイミングＴｓ、Ｔ４
でけＦ／Ｆ ７がセットされ１１”レベルが出力された
後に比較回路６から１１”レベルが出力されることから
、アンドゲート８の出力は初めて１ぜとなる。したがっ
て、この状態でクロック信号ＣＬＫがＦ／Ｆ ９ Ｋ入
力されることＫよってＦ／Ｆ ９けセットされ、そのセ
ット出力よシトリガ信号が得られるものである。このよ
うに、設定されたシーケンシャルなトリガ条件が成立し
た時のみトリガ信号を発生することが可能となるもので
ある。
が入力されるべく条件設定用レジスタ１．２は各々設定
されるものとなっている。この場合マスク用レジスタ１
０は入力信号ＤＡＴＡＩＮの全ビットが比較判定される
ため、その設定マスクデータは全て１１″となっている
。これによシ入力信号ＤＡ’ｌ’ＡＩＮけアンドゲート
群３，４をそのまま介し比較回路５，６に入力されるも
のである。したがって、入力信号Ｄ Ａ Ｔ ＡＩＮが
Ｘの時、即ち、タイミングＴ１、Ｔｉ ０時、比較回路
５は１１″レベルを出力し、また、比較回路６け入力信
号ＤＡＴＡＩＮ がｙの時、即ち、タイミングＴ２．Ｔ
４の時“１″レベルを出力するととくなる。しかしなが
ら、タイミングＴ１の時Ｆ／Ｆ７はセットされ１ぜレベ
ルを出力するが、ＴＩの次のタイミングでは比較回路６
はその出力が１０″レベルであるため、アンドゲート８
の出力は°０１となってＦ／Ｆ ９はセットされずトリ
ガ信号が得られないととは明らかである。同様にタイミ
ングＴ２ においても条件が満足されずトリガ信号は得
られない仁とになる。これに対しタイミングＴｓ、Ｔ４
でけＦ／Ｆ ７がセットされ１１”レベルが出力された
後に比較回路６から１１”レベルが出力されることから
、アンドゲート８の出力は初めて１ぜとなる。したがっ
て、この状態でクロック信号ＣＬＫがＦ／Ｆ ９ Ｋ入
力されることＫよってＦ／Ｆ ９けセットされ、そのセ
ット出力よシトリガ信号が得られるものである。このよ
うに、設定されたシーケンシャルなトリガ条件が成立し
た時のみトリガ信号を発生することが可能となるもので
ある。
次に一意的に定まらない事象を発生するものの例として
Ａ／Ｄ変換器を挙げたが、これを例として一意的に定ま
らない事象の場合でのトリガ発生について説明する。そ
の前に第３図億）、Ｑ：１）によシＡ／Ｄ変換器の動作
について簡単ながら説明すれば以下のようである。
Ａ／Ｄ変換器を挙げたが、これを例として一意的に定ま
らない事象の場合でのトリガ発生について説明する。そ
の前に第３図億）、Ｑ：１）によシＡ／Ｄ変換器の動作
について簡単ながら説明すれば以下のようである。
即ち、第３図−）けＡ／Ｄ変換器の動作を示したもので
ある。正弦波をアナログ入力信号としてπ／４ｒａｄ
毎にサンプリングホールドしたうえ、 Ａ／Ｄ変換する
ようにしたものでｓｂ、この場合ディジタルコードの出
力形式はマイナス側ピーク入力時での出力が（００・・
・００〕２、プラス側ピーク入力時でのそれが（１１・
・・１１）２、ゼロクロス点でのものけ（１００・・・
００）２といった具合の、ストレートバイナリ形式のも
のを例に採ってｂる。
ある。正弦波をアナログ入力信号としてπ／４ｒａｄ
毎にサンプリングホールドしたうえ、 Ａ／Ｄ変換する
ようにしたものでｓｂ、この場合ディジタルコードの出
力形式はマイナス側ピーク入力時での出力が（００・・
・００〕２、プラス側ピーク入力時でのそれが（１１・
・・１１）２、ゼロクロス点でのものけ（１００・・・
００）２といった具合の、ストレートバイナリ形式のも
のを例に採ってｂる。
ここでＡ／Ｄ変換器が理想的な変換をするものとすると
、出力ディジタルコードの理想値けＡ−Ｄ点の各点にお
いて図中に示すように一意的な値を示すはずである。し
かしながら、実際のＡ／Ｄ変換器では内部のアパーチャ
不確定性やサンプリングクロックの短時間内の周波数の
不安定性などによシ、例えばＡ （Ａ’）、８点につい
ては第３図ら）Ｋ示す確率密度分布よシ判るようにある
拡がシをもったシ、ゲインエラーや非直線性等による特
性の劣化によって破線で示すように中心値にズレが生じ
るような場合があるというものである。
、出力ディジタルコードの理想値けＡ−Ｄ点の各点にお
いて図中に示すように一意的な値を示すはずである。し
かしながら、実際のＡ／Ｄ変換器では内部のアパーチャ
不確定性やサンプリングクロックの短時間内の周波数の
不安定性などによシ、例えばＡ （Ａ’）、８点につい
ては第３図ら）Ｋ示す確率密度分布よシ判るようにある
拡がシをもったシ、ゲインエラーや非直線性等による特
性の劣化によって破線で示すように中心値にズレが生じ
るような場合があるというものである。
このように一意的に定まらない事象の場合には検出され
るビットパターンにある幅をもたせることが考えられる
が、それＫはウィンドコンパレータを構成することで対
処し得るというものである。
るビットパターンにある幅をもたせることが考えられる
が、それＫはウィンドコンパレータを構成することで対
処し得るというものである。
このウィンドコンパレータはコンパレータ（比較回路）
に与えられるデータの下位ビット側ｔＤｏｎ’ｔ Ｃａ
ｒｅ にすることで対処し得る。
に与えられるデータの下位ビット側ｔＤｏｎ’ｔ Ｃａ
ｒｅ にすることで対処し得る。
さて、一意的に定まら表い事象の場合でのトリガ発生に
ついて説明すれば１例えばＤ点のプラスピーク点でトリ
ガを発生させる場合を想定すれば、比較回路に設定され
るトリガ条件は（１１・・・１１１）！となるが、前述
のように出力データは（１１・・・１１１）＝、（１１
・・・１１０）２、（１１・・・１０１）２・・・・・
・というように広がｂ’ｔもつため、下位側数ビット分
をＤｏｎ’ｔ Ｃａｒｅ Ｋ設定することでトリガ条件
に幅をもたせることが必要となる。今仮にＤ点のデータ
の広が夛が、’（１１・・・１１１ ）２〜（１１・・
・１００）２の範囲にあるとすれば、トリガ条件は（１
１・・・ＩＸＸ）２（ＸＸ ： Ｄｏｎ’ｔ Ｃａｒｅ
）に設定されることによって、入力信号における下位
側２ビット分は無視され、これＫよ勺比較判定を容易に
行なうことが可能となるものである。
ついて説明すれば１例えばＤ点のプラスピーク点でトリ
ガを発生させる場合を想定すれば、比較回路に設定され
るトリガ条件は（１１・・・１１１）！となるが、前述
のように出力データは（１１・・・１１１）＝、（１１
・・・１１０）２、（１１・・・１０１）２・・・・・
・というように広がｂ’ｔもつため、下位側数ビット分
をＤｏｎ’ｔ Ｃａｒｅ Ｋ設定することでトリガ条件
に幅をもたせることが必要となる。今仮にＤ点のデータ
の広が夛が、’（１１・・・１１１ ）２〜（１１・・
・１００）２の範囲にあるとすれば、トリガ条件は（１
１・・・ＩＸＸ）２（ＸＸ ： Ｄｏｎ’ｔ Ｃａｒｅ
）に設定されることによって、入力信号における下位
側２ビット分は無視され、これＫよ勺比較判定を容易に
行なうことが可能となるものである。
Ｄ点でトリガを発生させる場合について第１図を用いて
説明すれば、この場合にはシーケンシャルな事象ではな
いため、比較回路５は用いない。
説明すれば、この場合にはシーケンシャルな事象ではな
いため、比較回路５は用いない。
よって、比較回路５を動作状態におかないための設定が
必要である。このためには先ずアンドゲート群３にマス
ク用レジスタ１０から“０″レベルを設定することによ
って、比較回路５のＡ入力が全て“０″レベルに設定さ
れる。また、比較回路５の出力が常に″１″レベルとな
るよう条件設定用レジスタ１け全て＠０＃レベルに設定
される。これによってＦ／Ｆ ７け常にセット状態とな
って′″１”レベルを出力し、トリガ発生条件は比較回
路６による比較判定結果に依存するところとなるもので
ある。
必要である。このためには先ずアンドゲート群３にマス
ク用レジスタ１０から“０″レベルを設定することによ
って、比較回路５のＡ入力が全て“０″レベルに設定さ
れる。また、比較回路５の出力が常に″１″レベルとな
るよう条件設定用レジスタ１け全て＠０＃レベルに設定
される。これによってＦ／Ｆ ７け常にセット状態とな
って′″１”レベルを出力し、トリガ発生条件は比較回
路６による比較判定結果に依存するところとなるもので
ある。
次にＤ点Ｋ）ＩＪガ点を設けるだめの設定について説明
すれば、前述のようにＤ点でのデータが下位側２ビツト
に広がｂ’ｔもつとすれば、比較回路６に入力されるト
リガ条件および入力信号の下位側２ビツトはＤｏｎ’ｔ
Ｃａｒｅ Ｋする必要がある。よって、アンドゲート
群４に（１１・・・１’０Ｏ）２が入力されるようマス
ク用レジスタ１０を設定することＫよって、比較回路６
のＡ入力ＫＪ−ｊ：下位側２ビツトが常Ｋ“０″レベル
となる入力信号Ｄ Ａ Ｔ Ａ ＩＮ が入力するよう
Ｋされる。条件設定用レジスタ２にはまたＤ点のデータ
にＤｏｎ’ｔ Ｃａｒｅが加味された（１１・・・１０
０）２が設定されるものである。このような状態では入
力信号ＤＡＴＡＩＮが（１１・・・１１１ ）２〜（１
１・・・１００）ｚの何れかのビットパターンであれば
、比較回路乙の出力け′１”レベルとなシ以降は前述し
た動作によってトリガ信号が得られるものである。
すれば、前述のようにＤ点でのデータが下位側２ビツト
に広がｂ’ｔもつとすれば、比較回路６に入力されるト
リガ条件および入力信号の下位側２ビツトはＤｏｎ’ｔ
Ｃａｒｅ Ｋする必要がある。よって、アンドゲート
群４に（１１・・・１’０Ｏ）２が入力されるようマス
ク用レジスタ１０を設定することＫよって、比較回路６
のＡ入力ＫＪ−ｊ：下位側２ビツトが常Ｋ“０″レベル
となる入力信号Ｄ Ａ Ｔ Ａ ＩＮ が入力するよう
Ｋされる。条件設定用レジスタ２にはまたＤ点のデータ
にＤｏｎ’ｔ Ｃａｒｅが加味された（１１・・・１０
０）２が設定されるものである。このような状態では入
力信号ＤＡＴＡＩＮが（１１・・・１１１ ）２〜（１
１・・・１００）ｚの何れかのビットパターンであれば
、比較回路乙の出力け′１”レベルとなシ以降は前述し
た動作によってトリガ信号が得られるものである。
最後にシーケンシャルな事象と一意的に定まらない事象
を含んだ場合でのトリガ発生について説明すれば、前述
の一意的に定まらない事象の場合での説明ではＤ点にト
リガ点を設けるようＫしたが、Ａ点やＢ点のようなゼロ
クロス点にトリガ点を設ける場合には、Ａ点、Ｂ点は何
れも出力データが（１００・・・００）２であって、そ
の点だけのデータでは立下夛でのデータ（Ａ点）なのか
立上シでのデータ（Ｂ点°）なのか区別し得ない。仮に
立下夛でのデータ（Ａ点）にトリガ点を設けるとするな
らば、サンプリング点前のデータ（Ｅ点）を用いてシー
ケンシャルな事象として扱う必要がある。
を含んだ場合でのトリガ発生について説明すれば、前述
の一意的に定まらない事象の場合での説明ではＤ点にト
リガ点を設けるようＫしたが、Ａ点やＢ点のようなゼロ
クロス点にトリガ点を設ける場合には、Ａ点、Ｂ点は何
れも出力データが（１００・・・００）２であって、そ
の点だけのデータでは立下夛でのデータ（Ａ点）なのか
立上シでのデータ（Ｂ点°）なのか区別し得ない。仮に
立下夛でのデータ（Ａ点）にトリガ点を設けるとするな
らば、サンプリング点前のデータ（Ｅ点）を用いてシー
ケンシャルな事象として扱う必要がある。
しかしながら、Ａ点、Ｅ点ともにそのデータは一意に定
まらないことから１条件設定用レジスタ１．２およびマ
スク用レジスタ１０には何れもＤｏｎ’ｔＣａｒｅを加
味した条件が設定される必要がある。即ちＡ点とＥ点の
設定データに対し幅をもたせることによシトリガ発生が
可能となるものである。
まらないことから１条件設定用レジスタ１．２およびマ
スク用レジスタ１０には何れもＤｏｎ’ｔＣａｒｅを加
味した条件が設定される必要がある。即ちＡ点とＥ点の
設定データに対し幅をもたせることによシトリガ発生が
可能となるものである。
なお、以上の例では比較回路２段による構成を示したが
、シーケンシャルな条件がそれ以上に必要な場合には比
較回路やＦ／Ｆ ’ｉ全必要応じて追加するととＫよシ
対処し得る。また、Ｄｏｎ’ｔ Ｃａｒｓの設定はＡ／
Ｄ変換器を例に採シ各ビットに重み付けされている場合
について示したが、重み付けのないビット列の信号に対
しても検出対象とならないビットの影響を除くだめにＤ
ｏｎ’ｔ Ｃａｒｅ設定すれば。
、シーケンシャルな条件がそれ以上に必要な場合には比
較回路やＦ／Ｆ ’ｉ全必要応じて追加するととＫよシ
対処し得る。また、Ｄｏｎ’ｔ Ｃａｒｓの設定はＡ／
Ｄ変換器を例に採シ各ビットに重み付けされている場合
について示したが、重み付けのないビット列の信号に対
しても検出対象とならないビットの影響を除くだめにＤ
ｏｎ’ｔ Ｃａｒｅ設定すれば。
比較データの限定が可能となる。
以上説明したように本発明による場合は、シーケンシャ
ルに発生する信号に対しても、また、一意的に定まらな
い信号に対してもトリガ信号の発生が可能となる。した
がって、そのような信号を発生する回路、装置において
、複雑なシーケンスからの脱出信号、誤動作の検出信号
などの生成が可能となる。
ルに発生する信号に対しても、また、一意的に定まらな
い信号に対してもトリガ信号の発生が可能となる。した
がって、そのような信号を発生する回路、装置において
、複雑なシーケンスからの脱出信号、誤動作の検出信号
などの生成が可能となる。
第１図は１本発明によるトリガ信号発生回路の一例での
構成を示す図、第２図は、その要部での入出力信号波形
を示す図、第３図ｆａｌ、ら）け、 Ａ／Ｄ変換器の動
作を説明するための図である。 １．２・・・条件設定用レジスタ、３．４・・・アンド
ゲート群、５，６・・・比較回路、７．９・・・Ｆ／Ｆ
。 ８・・・アンドゲート、ＤＡＴＡＩＮ・・・入力信号、
ＣＬＫ・・・クロック信号
構成を示す図、第２図は、その要部での入出力信号波形
を示す図、第３図ｆａｌ、ら）け、 Ａ／Ｄ変換器の動
作を説明するための図である。 １．２・・・条件設定用レジスタ、３．４・・・アンド
ゲート群、５，６・・・比較回路、７．９・・・Ｆ／Ｆ
。 ８・・・アンドゲート、ＤＡＴＡＩＮ・・・入力信号、
ＣＬＫ・・・クロック信号
Claims (1)
- 【特許請求の範囲】 １、２つのレジスタ各々からの設定トリガ条件を第１、
第２の比較回路において入力信号との間で比較し、第１
の比較回路の比較判定結果はクロック信号がセット信号
として入力されている第１のフリップフロップを介し第
２の比較回路の比較判定結果と論理積回路で論理積され
たうえ、クロック信号がセット信号として入力されてい
る第２のフリップフロップを介しトリガ信号として得ら
れる構成を特徴とするトリガ信号発生回路。 ２、第１、第２の比較回路への入力信号は、比較回路入
力側に設けられている論理積回路群によってマスク可と
される特許請求の範囲第１項記載のトリガ信号発生回路 ３、入力信号はＬＳＢ側よりマスクされる特許請求の範
囲第２項記載のトリガ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13409285A JPS61292571A (ja) | 1985-06-21 | 1985-06-21 | トリガ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13409285A JPS61292571A (ja) | 1985-06-21 | 1985-06-21 | トリガ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61292571A true JPS61292571A (ja) | 1986-12-23 |
Family
ID=15120240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13409285A Pending JPS61292571A (ja) | 1985-06-21 | 1985-06-21 | トリガ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292571A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169568A (ja) * | 1986-12-29 | 1988-07-13 | テクトロニックス．インコーポレイテッド | イベント検出装置 |
| JPS63269065A (ja) * | 1987-04-27 | 1988-11-07 | Hioki Denki Kk | トリガ発生回路 |
| JPH08304465A (ja) * | 1995-04-28 | 1996-11-22 | Nec Corp | 時間軸トリガ付きオシロスコープ |
| JP2010211388A (ja) * | 2009-03-09 | 2010-09-24 | Canon Inc | 検索装置及び検索方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158453A (ja) * | 1983-02-28 | 1984-09-07 | Omron Tateisi Electronics Co | プログラムテスト装置 |
-
1985
- 1985-06-21 JP JP13409285A patent/JPS61292571A/ja active Pending
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