JPS6129210A - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
- Publication number
- JPS6129210A JPS6129210A JP15038284A JP15038284A JPS6129210A JP S6129210 A JPS6129210 A JP S6129210A JP 15038284 A JP15038284 A JP 15038284A JP 15038284 A JP15038284 A JP 15038284A JP S6129210 A JPS6129210 A JP S6129210A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- signal
- point
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明け、相補型絶縁ゲート電界効果型（以下０−ＭＯ
Ｓと略す）論理回路において、信号の立ち上がりと立ち
下がりを検出して、パルス状の出力信号を発生する回路
に関する。
Ｓと略す）論理回路において、信号の立ち上がりと立ち
下がりを検出して、パルス状の出力信号を発生する回路
に関する。
入力された信置の立ち上がりと立ち下がりを検出してパ
ルス状の出力信号を発生する回路としては、第９図に示
す回路があり、既忙半導体記憶装置等に広く使用されて
いる。第９図において、７は入力信号の加えられる点、
２７Ｆｉ入力信号が反転はれた点、２８は入力信号が遅
延これた点、２９け入力信号が遅延され反転された点、
８け回路の出力点を示しており、第１０図の１０７は点
７での信号波形、１２７け麿２７の信号波形、１２８は
廃２８の信号波形、１２９け点２９の信号波形、１０Ｂ
ｔｌｊ点８の信号波形を、それぞれ示している。入力信
号１０７の立ち上がりおよび立ち下がりを検出して出力
信号１０８Ｖｃｄ負のパルスが出力これている。しかし
ながら、この回路は、多くの素子数を必要と干るといへ
欠点を持っている。すなわち、論理反転回路５に、第２
図で示す様な０−ＭＯＳインバータを使い、信置遅延回
路６に第３図で示す様な３段Ｃ！−ＭＯＳインバータを
使用すると、素子数は合計２０素子となってしまう。ま
た、従来から使用されている回路の他の例として、第？
１図に示す回路がある。第１１図において、７け入力信
号の加えられる点、３０Ｆ１入力信号が反転された点、
３１け入力信号が遅延された点、３２け入力信号が遅延
これ反転された点を示しており、第１２図の１０７１点
７での信号波形、１３０ ｔ：１点３０の信号波形、１
３１け点３１の信号波形、１３２け点３２の信号波形、
１０９ Ｆｉ点８の信号波形を、それぞれ示している。
ルス状の出力信号を発生する回路としては、第９図に示
す回路があり、既忙半導体記憶装置等に広く使用されて
いる。第９図において、７は入力信号の加えられる点、
２７Ｆｉ入力信号が反転はれた点、２８は入力信号が遅
延これた点、２９け入力信号が遅延され反転された点、
８け回路の出力点を示しており、第１０図の１０７は点
７での信号波形、１２７け麿２７の信号波形、１２８は
廃２８の信号波形、１２９け点２９の信号波形、１０Ｂ
ｔｌｊ点８の信号波形を、それぞれ示している。入力信
号１０７の立ち上がりおよび立ち下がりを検出して出力
信号１０８Ｖｃｄ負のパルスが出力これている。しかし
ながら、この回路は、多くの素子数を必要と干るといへ
欠点を持っている。すなわち、論理反転回路５に、第２
図で示す様な０−ＭＯＳインバータを使い、信置遅延回
路６に第３図で示す様な３段Ｃ！−ＭＯＳインバータを
使用すると、素子数は合計２０素子となってしまう。ま
た、従来から使用されている回路の他の例として、第？
１図に示す回路がある。第１１図において、７け入力信
号の加えられる点、３０Ｆ１入力信号が反転された点、
３１け入力信号が遅延された点、３２け入力信号が遅延
これ反転された点を示しており、第１２図の１０７１点
７での信号波形、１３０ ｔ：１点３０の信号波形、１
３１け点３１の信号波形、１３２け点３２の信号波形、
１０９ Ｆｉ点８の信号波形を、それぞれ示している。
５に第２図の回路を使い、６に第５図の回路を使用した
場合にＴｌ１２６素子を必要とする。このように多くの
素子を使用するため、製品゛のコスト増加を招き、また
、消費電流が増大するという欠点を有している。
場合にＴｌ１２６素子を必要とする。このように多くの
素子を使用するため、製品゛のコスト増加を招き、また
、消費電流が増大するという欠点を有している。
本発明け、以上のような欠点を解決するもので少ない素
子数でパルス信号発生回路を構成することによって回路
を簡素化し、消費電力を低減し、つｇ５ヶ、、あオヶや
オあユｈｔ８ｎｋＬ？’ｖ−ｂ、 ’〔概要〕 本発明のパルス信号発生回路け、極性の異なる２個の絶
縁ゲート電界効果ｍ（以下ＭＯ８と略す）トランジスタ
をスイッチとして使い、信号遅延回路をパルス幅発生の
ため忙使い、これらを組合せてパルス信号発生回路とし
たことを特徴としている。
子数でパルス信号発生回路を構成することによって回路
を簡素化し、消費電力を低減し、つｇ５ヶ、、あオヶや
オあユｈｔ８ｎｋＬ？’ｖ−ｂ、 ’〔概要〕 本発明のパルス信号発生回路け、極性の異なる２個の絶
縁ゲート電界効果ｍ（以下ＭＯ８と略す）トランジスタ
をスイッチとして使い、信号遅延回路をパルス幅発生の
ため忙使い、これらを組合せてパルス信号発生回路とし
たことを特徴としている。
以下、実施例に従って本発明の詳細な説明する。
第１図は本発明の特許請求の範囲（１）Ｋ記載されたパ
ルス信号発生回路の回路構成例である。図中５で示これ
る論理反転回路は、例えば、第２図に示す様な０−ＭＯ
Ｓインバータによって実現できる。
ルス信号発生回路の回路構成例である。図中５で示これ
る論理反転回路は、例えば、第２図に示す様な０−ＭＯ
Ｓインバータによって実現できる。
また、６で示される信号遅延回路は、例えば第３図に示
す様な、段間にて２３と２４の２個のコンデンサを付加
した３段０−ＭＯＳインバータによって実現できる、舘
４図、第５図、第６図はそれぞれ本発明の特許請求の範
囲（２）、 （３）、 （４ＮＣ記載これたパルス信号
発生回路の例である。これら３種類の回路例は全く同じ
効果を有するので、特許請求の範囲（２）の回路の実施
例である第７図のパルス信号発生回路について、第８図
を用いて説明する。
す様な、段間にて２３と２４の２個のコンデンサを付加
した３段０−ＭＯＳインバータによって実現できる、舘
４図、第５図、第６図はそれぞれ本発明の特許請求の範
囲（２）、 （３）、 （４ＮＣ記載これたパルス信号
発生回路の例である。これら３種類の回路例は全く同じ
効果を有するので、特許請求の範囲（２）の回路の実施
例である第７図のパルス信号発生回路について、第８図
を用いて説明する。
第７図の７は入力端子である。４１単位回路の第４端子
で７と接続ζｈている。３Ｆｉ単位回路の第３端子、１
ｅ−を単位回路の第１端子、２け単位回路の第２端子で
ある。８Ｆｉ出力端子で、２と接続 ゛これてい
る。第８図の１０４は第７図の点４での信号波形、１０
３け第７図の点３の信号波形、１０１ ｔ；ｊ第７図の
点１の信号波形、１０２け第２因の点２の信号波形を示
している。時間ｔＩまでは入力信号１０４はロウレベル
なので、点３では反転畜れてノ九イレペルとなり、点１
ではロウレベルである。したがって、９のＰチャネルＭ
Ｏ８）ランジスタは導通状態であり、１００Ｎチャネル
ＭＯｆ？）ジンジスタは非導通状態であり、したがって
点２には点３の信号が伝達されて、ノ・イレペルが出力
でれる。時間ｔＩにて入力信号１０４がハイレベルにな
ると、点３では直ちにロウビペルに変化するが１点１で
は遅延回路を通っているので直ちに変化することはない
。遅延回路の遅延時間を（ｔｔ＝ｔｓ）とすると、ｈと
ｔ、！との間では点ｆｅａｔロウレベルＫｇＡ持される
ので引き続き点２には点３の信号が伝達これて、出力信
号はロウレベルになる。時間ｔ２にて点１けハイレベル
忙変化する。そのため、９のＰチャネルＭＯ８）ランジ
スタは非導通状態となり、１０のＮチャネルＭＯ８）ラ
ンジスタが導通状態となる。したがって点２にけ点４の
信号が伝達ばれ、出力信号はハイレベルに賛化する。時
間らにて入力信号１０４がロウレベルに変化すると、点
６でけ直ちにハイレベルに変化するが５点１では遅延回
路を通っているので直ちに変化することはない。遅延回
路の遅延時間を（４−ｔ、）とすると、ｔ４とｔ、との
間では点１１Ｉ′ｉハイレベルに惺持されるので、引き
続き点２にけ点４の信号が伝達されて、出力信＠けロウ
レベルになる。時間４にて点１けロウレベルに変化する
。そのため９のＰチャネルＭＯ８）ランジスタは導通状
態となり、１０のＮチャネルＭＯＳトランジスタは非導
通状態となる。
で７と接続ζｈている。３Ｆｉ単位回路の第３端子、１
ｅ−を単位回路の第１端子、２け単位回路の第２端子で
ある。８Ｆｉ出力端子で、２と接続 ゛これてい
る。第８図の１０４は第７図の点４での信号波形、１０
３け第７図の点３の信号波形、１０１ ｔ；ｊ第７図の
点１の信号波形、１０２け第２因の点２の信号波形を示
している。時間ｔＩまでは入力信号１０４はロウレベル
なので、点３では反転畜れてノ九イレペルとなり、点１
ではロウレベルである。したがって、９のＰチャネルＭ
Ｏ８）ランジスタは導通状態であり、１００Ｎチャネル
ＭＯｆ？）ジンジスタは非導通状態であり、したがって
点２には点３の信号が伝達されて、ノ・イレペルが出力
でれる。時間ｔＩにて入力信号１０４がハイレベルにな
ると、点３では直ちにロウビペルに変化するが１点１で
は遅延回路を通っているので直ちに変化することはない
。遅延回路の遅延時間を（ｔｔ＝ｔｓ）とすると、ｈと
ｔ、！との間では点ｆｅａｔロウレベルＫｇＡ持される
ので引き続き点２には点３の信号が伝達これて、出力信
号はロウレベルになる。時間ｔ２にて点１けハイレベル
忙変化する。そのため、９のＰチャネルＭＯ８）ランジ
スタは非導通状態となり、１０のＮチャネルＭＯ８）ラ
ンジスタが導通状態となる。したがって点２にけ点４の
信号が伝達ばれ、出力信号はハイレベルに賛化する。時
間らにて入力信号１０４がロウレベルに変化すると、点
６でけ直ちにハイレベルに変化するが５点１では遅延回
路を通っているので直ちに変化することはない。遅延回
路の遅延時間を（４−ｔ、）とすると、ｔ４とｔ、との
間では点１１Ｉ′ｉハイレベルに惺持されるので、引き
続き点２にけ点４の信号が伝達されて、出力信＠けロウ
レベルになる。時間４にて点１けロウレベルに変化する
。そのため９のＰチャネルＭＯ８）ランジスタは導通状
態となり、１０のＮチャネルＭＯＳトランジスタは非導
通状態となる。
したがって点２には点３の信号が伝達され、出力信号は
ハイレベルに変化する。以上の様に、ｔｌでの入力信号
の変化によってｔｌからちまでのパルス信号が出力され
、らでの入力信号の変化によってｔ３からｔ４までのパ
ルス信号が出力される。第７図の実施例では、素子数は
１２個である。第５図の回路であっても、第６図の回路
であっても、動作原理は上述の第４図の回路の実施例で
ある第７図の回路と全く同にであり、出力端子８には、
入力端子７の変化によって正または負のパルス幅が発生
する。
ハイレベルに変化する。以上の様に、ｔｌでの入力信号
の変化によってｔｌからちまでのパルス信号が出力され
、らでの入力信号の変化によってｔ３からｔ４までのパ
ルス信号が出力される。第７図の実施例では、素子数は
１２個である。第５図の回路であっても、第６図の回路
であっても、動作原理は上述の第４図の回路の実施例で
ある第７図の回路と全く同にであり、出力端子８には、
入力端子７の変化によって正または負のパルス幅が発生
する。
以上本発明によれば、簡単な回路でパルス幅発生回路実
現することができる。第７図の実施例では、わずか１２
素子で構成されており、従来の約半分の素子数しか必要
としない。し九がって製品のコストを低くすることがで
き、また、製品の小型化にも貢献するものである。さら
Ｉｃ、０−ＭＯＳインバータの個数も従来の回路より少
ないので消費電力も従来の回路よりも少なくなる。本発
明を集積回路に使用するならば、集積回路では回路の簡
素化と消費電力０低減ｔ″重大な課題１あ６だ Ｉ
けに、本発明の効果は非常に大きなものとなる。
現することができる。第７図の実施例では、わずか１２
素子で構成されており、従来の約半分の素子数しか必要
としない。し九がって製品のコストを低くすることがで
き、また、製品の小型化にも貢献するものである。さら
Ｉｃ、０−ＭＯＳインバータの個数も従来の回路より少
ないので消費電力も従来の回路よりも少なくなる。本発
明を集積回路に使用するならば、集積回路では回路の簡
素化と消費電力０低減ｔ″重大な課題１あ６だ Ｉ
けに、本発明の効果は非常に大きなものとなる。
第１図は、本発明の第１の実施例のパルス信号発生回路
の回路構成例を示す図。 第２図は第１図忙示される信号遅延回路の回路例を示す
図。 第３図は第１図に示される信号遅延回路の回路例を示す
図７ 第４図は本発明の第２の実施例のパルス信号発生回路の
回路構成例を示す図。 第５図は本発明の第５の実施例のパルス信号発生回路の
回路構成例を示す図。 第６図は本発明の第４の実施例のパルス信号発生回路の
回路構成例を示す図。 第７図は本発明の実施例を示す図。 第８図はＮ７図の回路の各部の信号波形図、第９図は従
来のパルス信号発生回路の第１の例を示す図、 第１０図は第９図の回路の各部の信号波形図。 ９＠１１図は従来のパルス信号発生回路の第２の例を示
す図。 第１２図は第１０図の回路の各部の信号波形図である。 １・・・・・・単位回路の第１端子 ２・・・・・・単位回路の第２端子 ３・・・・・・単位回路の第３端子 ４・・・・・・単位回路の第４端子 ５・・・・・・論理反転回路 ６・・・・・・信号遅延回路 ７・・・・・・パルス信号発生回路の入力端子８・・・
・・・パルス信号発生回路の出力端子９、１１．１３．
１５．１７．２５・・・・・・ＰチャネルＭＯ＋３）ラ
ンンスタ １０．１２，１４，１６，１８．２６・・・・・・Ｎチ
ャネルＭＯＥ＋）ランジスタ
の回路構成例を示す図。 第２図は第１図忙示される信号遅延回路の回路例を示す
図。 第３図は第１図に示される信号遅延回路の回路例を示す
図７ 第４図は本発明の第２の実施例のパルス信号発生回路の
回路構成例を示す図。 第５図は本発明の第５の実施例のパルス信号発生回路の
回路構成例を示す図。 第６図は本発明の第４の実施例のパルス信号発生回路の
回路構成例を示す図。 第７図は本発明の実施例を示す図。 第８図はＮ７図の回路の各部の信号波形図、第９図は従
来のパルス信号発生回路の第１の例を示す図、 第１０図は第９図の回路の各部の信号波形図。 ９＠１１図は従来のパルス信号発生回路の第２の例を示
す図。 第１２図は第１０図の回路の各部の信号波形図である。 １・・・・・・単位回路の第１端子 ２・・・・・・単位回路の第２端子 ３・・・・・・単位回路の第３端子 ４・・・・・・単位回路の第４端子 ５・・・・・・論理反転回路 ６・・・・・・信号遅延回路 ７・・・・・・パルス信号発生回路の入力端子８・・・
・・・パルス信号発生回路の出力端子９、１１．１３．
１５．１７．２５・・・・・・ＰチャネルＭＯ＋３）ラ
ンンスタ １０．１２，１４，１６，１８．２６・・・・・・Ｎチ
ャネルＭＯＥ＋）ランジスタ
Claims (4)
- （１）第１の導電型を有する第１の絶縁ゲート電界効果
型トランジスタの制御電極と、第２の導電型を有する第
２の絶縁ゲート電界効果型トランジスタの制御電極とを
接続して第１端子となし、前記第１の絶縁ゲート電界効
果型トランジスタの第１の導電電極と、前記第２の絶縁
ゲート電界効果型トランジスタの第１の導電電極とを接
続して第２端子となし、前記第１の絶縁ゲート電界効果
型トランジスタの第２の導電電極と第１の論理反転回路
の出力端子とを接続して第３端子となし、前記第２の絶
縁ゲート電界効果型トランジスタの第２の導電電極と前
記第１の論理反転回路の入力端子とを接続して第４端子
とした回路を単位回路とする。前記単位回路と第１の信
号遅延回路とから成ることを特徴とするパルス信号発生
回路。 - （２）前記単位回路の第１端子に前記信号遅延回路の出
力端子を接続し、前記単位回路の第３端子に前記信号遅
延回路の入力端子を接続した特許請求の範囲第１項記載
のパルス信号発生回路。 - （３）前記単位回路の第１端子に前記信号遅延回路の出
力端子を接続し、前記単位回路の第４端子に前記信号遅
延回路の入力端子を接続した特許請求の範囲第１項記載
のパルス信号発生回路。 - （４）前記単位回路の第１端子に前記信号遅延回路の入
力端子を接続し、前記単位回路の第４端子に前記信号遅
延回路の出力端子を接続した特許請求の範囲第１項記載
のパルス信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15038284A JPS6129210A (ja) | 1984-07-19 | 1984-07-19 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15038284A JPS6129210A (ja) | 1984-07-19 | 1984-07-19 | パルス信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129210A true JPS6129210A (ja) | 1986-02-10 |
Family
ID=15495772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15038284A Pending JPS6129210A (ja) | 1984-07-19 | 1984-07-19 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129210A (ja) |
-
1984
- 1984-07-19 JP JP15038284A patent/JPS6129210A/ja active Pending
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