JPS61289712A - 利得制御回路 - Google Patents
利得制御回路Info
- Publication number
- JPS61289712A JPS61289712A JP13253485A JP13253485A JPS61289712A JP S61289712 A JPS61289712 A JP S61289712A JP 13253485 A JP13253485 A JP 13253485A JP 13253485 A JP13253485 A JP 13253485A JP S61289712 A JPS61289712 A JP S61289712A
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- JP
- Japan
- Prior art keywords
- circuit
- switch
- control signal
- turned
- control circuit
- Prior art date
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- Granted
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- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
可変利得増幅回路の帰還ループが複数個のスイッチと抵
抗列から構成され、前記スイッチを制御信号により開閉
する利得制御回路に於いて、スイッチをオンする制御信
号とオフする制御信号に対し時間差を与えて、可変利得
増幅回路の安定度を高める。
抗列から構成され、前記スイッチを制御信号により開閉
する利得制御回路に於いて、スイッチをオンする制御信
号とオフする制御信号に対し時間差を与えて、可変利得
増幅回路の安定度を高める。
本発明は通信装置等に於いて使用される可変利得増幅回
路の利得制御回路に係り、特に増幅回路の帰還ループに
複数個のスイッチと抵抗列を使用する可変利得増幅回路
の利得制御回路に関するものである。
路の利得制御回路に係り、特に増幅回路の帰還ループに
複数個のスイッチと抵抗列を使用する可変利得増幅回路
の利得制御回路に関するものである。
従来の上記利得制御回路に於いては使用される各スイッ
チが全てオフの状態となる瞬間があり、此の為可変利得
増幅回路が不安定領域に入ることがあると云う欠点があ
り、此の改善が強く求められていた。
チが全てオフの状態となる瞬間があり、此の為可変利得
増幅回路が不安定領域に入ることがあると云う欠点があ
り、此の改善が強く求められていた。
第４図は従来の利得制御回路の一例を示す図である。
図中、１は増幅回路、２ａ〜２ｎは夫々抵抗、３ａ〜３
ｎは夫々スイッチ、４ａ〜４ｎは夫々制御信号である。
ｎは夫々スイッチ、４ａ〜４ｎは夫々制御信号である。
尚以下全図を通じ同一記号は同一対象物を表す。
従来の可変利得増幅器の利得制御回路は第４図に示す様
に、制御信号４３〜４ｎによりスイッチ３ａ〜３ｎを開
閉して抵抗２ａ〜２ｎを選定し、帰還抵抗を変化させる
ことにより増幅回路１の利得を制御している。
に、制御信号４３〜４ｎによりスイッチ３ａ〜３ｎを開
閉して抵抗２ａ〜２ｎを選定し、帰還抵抗を変化させる
ことにより増幅回路１の利得を制御している。
然しなから上記利得制御回路に於いて制御信号４ａ〜４
ｎにより増幅回路１の利得を制御する場合、スイッチ３
ａ〜３ｎの切替え信号に時間的なずれを起こすことがあ
る。
ｎにより増幅回路１の利得を制御する場合、スイッチ３
ａ〜３ｎの切替え信号に時間的なずれを起こすことがあ
る。
第５図（ａ）〜（Ｃ）は第４図の動作説明図で菖る。
即ち、第５図（ａ）は制御信号４ａの波形であり、第５
図山）は制御ｌ信号４ｂの波形である。図から明らかな
様に両波形の間に時間的なずれがあると、何れのスイッ
チの接点も開いているオフの状態が発生し、帰還ループ
がオープンとなり、増幅回路ｌの出力は第５図（Ｃ１に
示す様に不安定になる。
図山）は制御ｌ信号４ｂの波形である。図から明らかな
様に両波形の間に時間的なずれがあると、何れのスイッ
チの接点も開いているオフの状態が発生し、帰還ループ
がオープンとなり、増幅回路ｌの出力は第５図（Ｃ１に
示す様に不安定になる。
此の為スイッチ３ｂが閉じた正規の状態になっても増幅
回路１は此の不安定状態を続け、安定する迄に時間がか
かる。
回路１は此の不安定状態を続け、安定する迄に時間がか
かる。
従って高速且つ正確な利得の切替えが出来ないと云う欠
点があった。
点があった。
本発明の目的は利得を設定する各スイッチのオンオフの
変化時にオンする場合とオフする場合とで其の動作速度
を変え、増幅回路の帰還ループを常に閉じる様にするこ
とにより高速で安定な利得切替を可能とする利得制御回
路を提供することである。
変化時にオンする場合とオフする場合とで其の動作速度
を変え、増幅回路の帰還ループを常に閉じる様にするこ
とにより高速で安定な利得切替を可能とする利得制御回
路を提供することである。
第１図は本発明の原理図である。
第１図に示す様に制御信号４ａ〜４ｎを先づ切替制御回
路５へ入力し、切替制御回路５に於いて制御信号４ａ〜
４ｎの内、スイッチをオンする制御信号は直ちにスイッ
チ３３〜３ｎへ入力し、スイッチをオフする制御信号は
或る時間遅延した後スイッチ３ａ〜３ｎへ入力すること
により達成される。
路５へ入力し、切替制御回路５に於いて制御信号４ａ〜
４ｎの内、スイッチをオンする制御信号は直ちにスイッ
チ３３〜３ｎへ入力し、スイッチをオフする制御信号は
或る時間遅延した後スイッチ３ａ〜３ｎへ入力すること
により達成される。
本発明に依ると各制御信号を切替制御回路に入力し、ス
イッチをオンする制御信号は直ちにスイッチへ入力し、
スイッチをオフする制御信号は或る時間遅延した後スイ
ッチへ入力するので何れのスイッチも開いている状態は
起きなくなるので可変利増幅回路が安定且つ高速で動作
すると云う効果が生まれる。
イッチをオンする制御信号は直ちにスイッチへ入力し、
スイッチをオフする制御信号は或る時間遅延した後スイ
ッチへ入力するので何れのスイッチも開いている状態は
起きなくなるので可変利増幅回路が安定且つ高速で動作
すると云う効果が生まれる。
第２図は本発明に依る利得制御回路の一実施例を示す図
である。
である。
第３図は本発明に依る利得制御回路の動作説明図である
。
。
図中、３０ａ〜３０ｄは夫々スイッチ回路、３１ａ〜３
１ｄは夫々Ｄ型フリップフロップ、３２ａ〜３２ｄは夫
々遅延回路、３３ａ〜３３ｄは夫々オア回路である。
１ｄは夫々Ｄ型フリップフロップ、３２ａ〜３２ｄは夫
々遅延回路、３３ａ〜３３ｄは夫々オア回路である。
本発明に依る一つのスイッチ回路３０ａはＤ型フリップ
フロップ３１ａ、遅延回路３２ａ、及びオア回路３３ａ
から構成され、制御信号３４ａ〜３４ｄはクロックＣＬ
Ｋにより同期しているものとす予。
フロップ３１ａ、遅延回路３２ａ、及びオア回路３３ａ
から構成され、制御信号３４ａ〜３４ｄはクロックＣＬ
Ｋにより同期しているものとす予。
前記切替制御回路５は４組のスイッチ回路３０ａ・ｂＳ
ｃ及びｄから構成される。
ｃ及びｄから構成される。
尚第２図に示す例は説明を簡単化する為スイッチ、抵抗
列が４組（ａ、ｂ、ｃ及びｄ）の場合に就いて述べるが
必ずしも４本にこだわる必要はない。
列が４組（ａ、ｂ、ｃ及びｄ）の場合に就いて述べるが
必ずしも４本にこだわる必要はない。
今スイッチ制御はスイッチ回路３０ａがオン−オフ、ス
イッチ回路３０ｂがオフ−オンする場合に就いて説明す
る。
イッチ回路３０ｂがオフ−オンする場合に就いて説明す
る。
第３図（ａｌは制御信号３４ａの波形、第３図（ｂ）は
制御信号３４ｂの波形を夫々示し、共に第３図ｔｃ）に
示すクロックＣＬＫに同期している。
制御信号３４ｂの波形を夫々示し、共に第３図ｔｃ）に
示すクロックＣＬＫに同期している。
然し制御信号３４ａと制御信号３４ｂがΔｔだけずれて
いるとする。
いるとする。
此の様な時間関係にある制御信号３４ａがスイッチ回路
３０ａに入力し、制御信号３４ｔｉがスイッチ回路３０
ｂに入力する。
３０ａに入力し、制御信号３４ｔｉがスイッチ回路３０
ｂに入力する。
第３図（ａ）に示す制御信号３４ａ （オン−オフ）が
スイッチ回路３０ａに入ると、第３図（Ｃ１に示すクロ
ックＣＬＫと同期してＤ型フリップフロップ３１ａはオ
フとなるが、遅延回路３２ａはオンの状態を継続するの
でオア回路３３ａの出力は第３図（ｄｌに示す様にオン
の状態を継続し、遅延回路３２ａの遅延時間が経過する
とオフとなる。
スイッチ回路３０ａに入ると、第３図（Ｃ１に示すクロ
ックＣＬＫと同期してＤ型フリップフロップ３１ａはオ
フとなるが、遅延回路３２ａはオンの状態を継続するの
でオア回路３３ａの出力は第３図（ｄｌに示す様にオン
の状態を継続し、遅延回路３２ａの遅延時間が経過する
とオフとなる。
第３図（ｂｌに示す制御信号３４ｂ（オフ−オン）がス
イッチ回路３０ｂに入ると、第３図（Ｃ）に示すクロッ
クＣＬＫと同期してＤ型フリップフロップ３１ａはオフ
となり、第３図（ｅ）に示す様に直ちにオンとなる。
イッチ回路３０ｂに入ると、第３図（Ｃ）に示すクロッ
クＣＬＫと同期してＤ型フリップフロップ３１ａはオフ
となり、第３図（ｅ）に示す様に直ちにオンとなる。
従って第３図（ｆ）に示す様な安定した増幅回路の出力
波形を得ることが出来る。即ち、両スイッチ共オンとな
ることはあるが、両スイッチ共オフとなる状態の発生を
避けることが出来る。
波形を得ることが出来る。即ち、両スイッチ共オンとな
ることはあるが、両スイッチ共オフとなる状態の発生を
避けることが出来る。
此の事は一度制御信号をクラッチしなおす為、ＲＯＭの
出力のようにヒゲの生ずるものや、非同期の出力であっ
てもクロックＣＬＫを適当に設定することにより両スイ
ッチ共オフとなる状態を避ける得る。尚第３図（ｄ）に
示すΔΦは遅延回路３２ａ〜ｎの遅延時間により決まる
。
出力のようにヒゲの生ずるものや、非同期の出力であっ
てもクロックＣＬＫを適当に設定することにより両スイ
ッチ共オフとなる状態を避ける得る。尚第３図（ｄ）に
示すΔΦは遅延回路３２ａ〜ｎの遅延時間により決まる
。
以上詳細に説明した様に本発明によれば、増幅回路の帰
還ループを常に閉じておくことが出来るので安定且つ高
速な利得の制御が可能となると云う大きい効果がある。
還ループを常に閉じておくことが出来るので安定且つ高
速な利得の制御が可能となると云う大きい効果がある。
第１図は本発明の原理図である。
第２図は本発明に依る利得制御回路の一実施例を示す図
である。 第３図は本発明に依る利得制御回路の動作説明図である
。 第４図は従来の利得制御回路の一例を示す図である。 第５図（ａ）〜（Ｃ１は第４図の動作説明図である。 図中、１は増幅回路、２ａ〜２ｎは夫々抵抗、３ａ〜３
ｎは夫々スイッチ、４ａ〜４ｎは夫々制御信号、５は本
発明に依る切替制御回路、３０ａ〜３０ｄは夫々スイッ
チ回路、３１ａ〜３１ｄは夫々Ｄ型フリップフロップ、
３２８〜３２ｄは夫々遅延回路、３３ａ〜３３ｄは夫々
オア回路である。 木交叩４５制傅かに即回路ψ−宗噂表例（Ｃ） 庵臂明ｔＱ１ｋｎ作説明図 第 ３ 図
である。 第３図は本発明に依る利得制御回路の動作説明図である
。 第４図は従来の利得制御回路の一例を示す図である。 第５図（ａ）〜（Ｃ１は第４図の動作説明図である。 図中、１は増幅回路、２ａ〜２ｎは夫々抵抗、３ａ〜３
ｎは夫々スイッチ、４ａ〜４ｎは夫々制御信号、５は本
発明に依る切替制御回路、３０ａ〜３０ｄは夫々スイッ
チ回路、３１ａ〜３１ｄは夫々Ｄ型フリップフロップ、
３２８〜３２ｄは夫々遅延回路、３３ａ〜３３ｄは夫々
オア回路である。 木交叩４５制傅かに即回路ψ−宗噂表例（Ｃ） 庵臂明ｔＱ１ｋｎ作説明図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 可変利得増幅回路の帰還ループが複数個のスイッチと抵
抗列から構成され、前記スイッチを制御信号により開閉
する利得制御回路に於いて、切替制御回路（５）を設け
、 前記切替制御回路（５）により前記スイッチをオンにす
る制御信号は直ちに前記スイッチへ出力し、前記スイッ
チをオフにする前記制御信号は或る時間遅延した後前記
スイッチへ出力することを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132534A JPH0681000B2 (ja) | 1985-06-18 | 1985-06-18 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132534A JPH0681000B2 (ja) | 1985-06-18 | 1985-06-18 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61289712A true JPS61289712A (ja) | 1986-12-19 |
| JPH0681000B2 JPH0681000B2 (ja) | 1994-10-12 |
Family
ID=15083525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132534A Expired - Lifetime JPH0681000B2 (ja) | 1985-06-18 | 1985-06-18 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681000B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098771A (ja) * | 2006-10-06 | 2008-04-24 | Niigata Seimitsu Kk | 低雑音増幅器 |
| JP2012016026A (ja) * | 2000-03-04 | 2012-01-19 | Qualcomm Inc | 通信システムのための送信機のアーキテクチャ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269575A (en) * | 1975-12-08 | 1977-06-09 | Toshiba Corp | Organic body residuum detection method |
| JPS6195111U (ja) * | 1984-11-29 | 1986-06-19 |
-
1985
- 1985-06-18 JP JP60132534A patent/JPH0681000B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269575A (en) * | 1975-12-08 | 1977-06-09 | Toshiba Corp | Organic body residuum detection method |
| JPS6195111U (ja) * | 1984-11-29 | 1986-06-19 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012016026A (ja) * | 2000-03-04 | 2012-01-19 | Qualcomm Inc | 通信システムのための送信機のアーキテクチャ |
| JP2008098771A (ja) * | 2006-10-06 | 2008-04-24 | Niigata Seimitsu Kk | 低雑音増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681000B2 (ja) | 1994-10-12 |
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