JPS61285557A - メモリ保護方式 - Google Patents
メモリ保護方式Info
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- JPS61285557A JPS61285557A JP12858585A JP12858585A JPS61285557A JP S61285557 A JPS61285557 A JP S61285557A JP 12858585 A JP12858585 A JP 12858585A JP 12858585 A JP12858585 A JP 12858585A JP S61285557 A JPS61285557 A JP S61285557A
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- JP
- Japan
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- address
- memory
- input
- lower limit
- operating system
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリ保護方式、特に、複数オペレーティング
システムそれぞれによって制御されるプログラムからの
各入出力命令により周辺装置と主記憶装置との間のデー
タ転送を制御しかつアドレス変換結果として絶対アドレ
スが得られるような仮想入出力処理装置におけるメモリ
保護方式に関する。
システムそれぞれによって制御されるプログラムからの
各入出力命令により周辺装置と主記憶装置との間のデー
タ転送を制御しかつアドレス変換結果として絶対アドレ
スが得られるような仮想入出力処理装置におけるメモリ
保護方式に関する。
（従来の技術と問題点）
複数オペレーティングシステムを実行する仮想入出力処
理装置（以下、単に入出力処理装置と記す）においては
、周辺装置と入出力処理装置とのスピードギャップが大
きいため、複数のオペレーティングシステムが入出力処
理装置上で並列して実行されることが多い。このような
場合、各オペレーティングシステムと、その制御に基づ
いて実行される各プログラムは、使用する主記憶装置上
の領域を他のオペレーティングシステムとの間で相互に
伸触しないようにする必要がある。
理装置（以下、単に入出力処理装置と記す）においては
、周辺装置と入出力処理装置とのスピードギャップが大
きいため、複数のオペレーティングシステムが入出力処
理装置上で並列して実行されることが多い。このような
場合、各オペレーティングシステムと、その制御に基づ
いて実行される各プログラムは、使用する主記憶装置上
の領域を他のオペレーティングシステムとの間で相互に
伸触しないようにする必要がある。
一方、仮想マシンにおけるアドレス変換方式には、仮想
アドレスを実アドレス（オペレーティングシステム内相
対アドレス）に変換してからこれにオペレーティングシ
ステム個有のベースアドレスを加算することにより絶対
アドレスを得るようにした方式と、仮想アドレスから一
挙に絶対アドレスに変換してアドレス変換を高速化した
方式とが知られている。
アドレスを実アドレス（オペレーティングシステム内相
対アドレス）に変換してからこれにオペレーティングシ
ステム個有のベースアドレスを加算することにより絶対
アドレスを得るようにした方式と、仮想アドレスから一
挙に絶対アドレスに変換してアドレス変換を高速化した
方式とが知られている。
前者のようなアドレス変換方式を採用した仮想入出力処
理装置においては、オペレーティングシステム対応にそ
のメモリサイズと実アドレスとを比較することによって
、容易にメモリ領域のチェックを行なうことができる。
理装置においては、オペレーティングシステム対応にそ
のメモリサイズと実アドレスとを比較することによって
、容易にメモリ領域のチェックを行なうことができる。
しかし、後者のようなアドレス変換方式を採用した仮想
入出力処理装置にあってはこのようなメモリ保護方式は
使用できず、他にも有効な手段が無いため、ソフトウェ
アの誤動作によって他のオペレーティングシステム領域
を破壊するという問題点がある。
入出力処理装置にあってはこのようなメモリ保護方式は
使用できず、他にも有効な手段が無いため、ソフトウェ
アの誤動作によって他のオペレーティングシステム領域
を破壊するという問題点がある。
本発明の目的はアドレス変換結果として絶対アドレスが
得られるような仮想入出力処理装置に有効なメモリ保護
方式を提供することにある。
得られるような仮想入出力処理装置に有効なメモリ保護
方式を提供することにある。
Ｃ問題点を解決するための手段）
本発明の方式は、複数オペレーティングシステムからの
各入出力命令により周辺装置と主記憶装置との間のデー
タ転送を制御しかつアドレス変換結果として絶対アドレ
スが得られるような仮想入出力処理装置におけるメモリ
保護方式において、前記オペレーティングシステムそれ
ぞれによって使用される前記主記憶装置上の領域を定め
るアドレス上限値およびアドレス下限値を前記オペレー
ティングシステム対応に予め格納しておくためのアドレ
ス領域格納手段と、 該入出力処理装置から前記主記憶装置へのアクセス要求
に伴なうアドレス情報を保持するアドレス情報保持手段
と、 該アクセス要求を発生した入出力命令が属するオペレー
ティングシステムのプログラム識別子を保持する識別子
保持手段と、 該プログラム識別子により前記アドレス領域格納手段を
読み出す手段と、 該読み出されたアドレス上限値およびアドレス下限値と
前記アドレス情報とを比、較するアドレス比較手段 と金設け、該比較の結果により前記アドレス情報が前記
定められた領域内にあるか否かに対応して前記アクセス
要求を許否するように動作することを特徴とす゛る。
各入出力命令により周辺装置と主記憶装置との間のデー
タ転送を制御しかつアドレス変換結果として絶対アドレ
スが得られるような仮想入出力処理装置におけるメモリ
保護方式において、前記オペレーティングシステムそれ
ぞれによって使用される前記主記憶装置上の領域を定め
るアドレス上限値およびアドレス下限値を前記オペレー
ティングシステム対応に予め格納しておくためのアドレ
ス領域格納手段と、 該入出力処理装置から前記主記憶装置へのアクセス要求
に伴なうアドレス情報を保持するアドレス情報保持手段
と、 該アクセス要求を発生した入出力命令が属するオペレー
ティングシステムのプログラム識別子を保持する識別子
保持手段と、 該プログラム識別子により前記アドレス領域格納手段を
読み出す手段と、 該読み出されたアドレス上限値およびアドレス下限値と
前記アドレス情報とを比、較するアドレス比較手段 と金設け、該比較の結果により前記アドレス情報が前記
定められた領域内にあるか否かに対応して前記アクセス
要求を許否するように動作することを特徴とす゛る。
（実施例）
次に本発明の実施例について詳細に説明する。
第１図は本発明の一実施例を示すブロック図でめり、第
２図と第３図は本実施例が適用されるハードウェア環境
図である。
２図と第３図は本実施例が適用されるハードウェア環境
図である。
先ず、第２図を参照すると、入出力処理装置ＩＯＰと演
算処理装置ＥＰＵがシステム制御装置ＳＣＵを介して主
記ｍ装置ＭＭＵに接続されている。
算処理装置ＥＰＵがシステム制御装置ＳＣＵを介して主
記ｍ装置ＭＭＵに接続されている。
入出力処理装置ＩＯＰは、主記憶装置ＭＭＵから取り込
んだ入出力命令により周辺装置（図示省略）と主記憶装
置ＭＭＵとの間のデータ転送を制御する。このような入
出力命令は、主記憶装置Ｍ’ＪＵ上の複数個のオペレー
ティングシステムそれぞｎによって制御される各プログ
ラムから出力さｎる。
んだ入出力命令により周辺装置（図示省略）と主記憶装
置ＭＭＵとの間のデータ転送を制御する。このような入
出力命令は、主記憶装置Ｍ’ＪＵ上の複数個のオペレー
ティングシステムそれぞｎによって制御される各プログ
ラムから出力さｎる。
周辺装置は入出力処理装置ＩＯＰに比べて動作速度が遅
いので、トータル処理速度を同上させるために、複数個
のオペレーティングシステムを並列的に実行するように
なっている。したがって、入出力処理装置ＩＯＰは仮想
マシンであり、仮想アドレスから絶対アドレスへのアド
レス変換は演算処理装置ＥＰＵで行なわれる。
いので、トータル処理速度を同上させるために、複数個
のオペレーティングシステムを並列的に実行するように
なっている。したがって、入出力処理装置ＩＯＰは仮想
マシンであり、仮想アドレスから絶対アドレスへのアド
レス変換は演算処理装置ＥＰＵで行なわれる。
第３図は、第２図に示した入出力処理装置ＩＯ〕の詳細
ブロック図でちゃ、メモリアクセスコントロールユニツ
）ＭＡＣ，コントロールメモリユニットＣＭＵ、チャネ
ルデータユニットＣＤＵおよヒチャネルユニットＣＨＵ
から構成される。
ブロック図でちゃ、メモリアクセスコントロールユニツ
）ＭＡＣ，コントロールメモリユニットＣＭＵ、チャネ
ルデータユニットＣＤＵおよヒチャネルユニットＣＨＵ
から構成される。
チャネルユニツ）ＣＨＵは、本人出力処理装置ＩＯＰに
接続される周辺装置対応に設けられており、周辺装置と
、バスＢＵＳを介して接続されるコントロールメモリユ
ニットＣＭＵおよびチャネルデータユニットＣＤＵとの
間のデータバッファリング動作を行なう。
接続される周辺装置対応に設けられており、周辺装置と
、バスＢＵＳを介して接続されるコントロールメモリユ
ニットＣＭＵおよびチャネルデータユニットＣＤＵとの
間のデータバッファリング動作を行なう。
；ントロールメモリュニツ）ＣＭＵは、データ転送を制
御するための７アームウエアを格納するユニットであり
、主記憶装置ＭＭＵからの入出力命令の取出し、その解
読および解読結果に基づくチャネル二ニツ）ＣＨＵ、チ
ャネルデータユニツ）ＣＤＵおよびメモリアクセス：ｒ
／トロールユニッ）ＭＡＣの各制御を行なう。
御するための７アームウエアを格納するユニットであり
、主記憶装置ＭＭＵからの入出力命令の取出し、その解
読および解読結果に基づくチャネル二ニツ）ＣＨＵ、チ
ャネルデータユニツ）ＣＤＵおよびメモリアクセス：ｒ
／トロールユニッ）ＭＡＣの各制御を行なう。
チャネルデータユニットＣＤＵは、コントロールメモリ
ュニツ）ＣＭＵの制御に基づき、転送さ） れるデー
タをチャネルユニツ）ＣＨＵ対応にバッフアリフグする
。
ュニツ）ＣＭＵの制御に基づき、転送さ） れるデー
タをチャネルユニツ）ＣＨＵ対応にバッフアリフグする
。
次に、本発明の一実施例を示す第１図を参照すると、本
実施例はメモリ保護バッファＭＧＢ 、 ２つの比較器
ＣＵＭＩおよびＣ０Ｍ２．識別子レジスタ５ＩＤＲ，ア
ドレスレジスタＡＤＩＬ、 リクエストコードレジス
タＲＱＣＲ，ゾーンレジスタＺＯＮＢ、データレジスタ
ＤＴＡＲ，ノアゲートＯＲ，ア／トゲ−）ＡＮＤ、制御
回路Ｃ０ＮＴおよび６つの切替器ＭＸＩ。
実施例はメモリ保護バッファＭＧＢ 、 ２つの比較器
ＣＵＭＩおよびＣ０Ｍ２．識別子レジスタ５ＩＤＲ，ア
ドレスレジスタＡＤＩＬ、 リクエストコードレジス
タＲＱＣＲ，ゾーンレジスタＺＯＮＢ、データレジスタ
ＤＴＡＲ，ノアゲートＯＲ，ア／トゲ−）ＡＮＤ、制御
回路Ｃ０ＮＴおよび６つの切替器ＭＸＩ。
ＭＸ２．ＭＸ３．ＭＸ４．ＭＸ５μ■６とを設けている
。
。
メモリ保護バッツ７ＭＧＢには、全オペレーティングシ
ステムの制御を行なうホストオペレーティングシステム
によって、各オペレーティングシステムで使用される主
記憶装置ＭＭＵの上限アドレスと下限アドレスと力Ｓ１
オペレーティングシステム対応に、コントロールメモリ
ユニットＣＭＵからデータＤＴＡＭ として供給され
書き込まれる。
ステムの制御を行なうホストオペレーティングシステム
によって、各オペレーティングシステムで使用される主
記憶装置ＭＭＵの上限アドレスと下限アドレスと力Ｓ１
オペレーティングシステム対応に、コントロールメモリ
ユニットＣＭＵからデータＤＴＡＭ として供給され
書き込まれる。
このときのオペレーティングシステムの指定ハ、コント
ロールメモリユニットＣＭＵからの識別子ＳＩＤＭによ
って行なわれる。
ロールメモリユニットＣＭＵからの識別子ＳＩＤＭによ
って行なわれる。
切替器ＭＸ Ｉ Ｕ、コントロールメモリユニットＣＭ
ＵおよびチャネルデータユニットＣＤＵからの各メモリ
リクエストＲＥＱＭおよびＲＥＱＤのうちのいずルか一
方を受は入れ（競合した場合にはＲＥＱＤを優先させる
）て、制御回路Ｃ０ＮＴに出力する。制御回路Ｃ０ＮＴ
は、切替器ＭＸＩからのメモリリクエストＲＥＱＭまた
はＲ，ＥＱＤに応答して、切替器ＭＸ２．ＭＸ３．ＭＸ
４．ＭＸ５ およびＭＸ６のそれぞれに、メモリュニツ
）ＣＭＵｔたけチャネルデータユニットＣＤＵからの対
応データを受は入れさせるための切替信号（図示省略）
を発生して供給する。すなわち、切替器ＭＸ２は識別子
ＳＩＤＭまたは８ ＩＤＤ 、切替器ＭＸ３はアドレス
ＡＤＲＭ またはＡＤＲＤ 切替器ＭＸ４はリクエスト
コードＲＱＣＭまたはＲＱＣＤ、切替器ＭＸ５はゾーン
ＺＯＮＭまｆｃはＺＯＮＤ、切替器ＭＸ６ はデータＤ
ＴＡＭ’またはＤＴＡＤのいずれかを上述の切替信号に
応答して受は入れる。
ＵおよびチャネルデータユニットＣＤＵからの各メモリ
リクエストＲＥＱＭおよびＲＥＱＤのうちのいずルか一
方を受は入れ（競合した場合にはＲＥＱＤを優先させる
）て、制御回路Ｃ０ＮＴに出力する。制御回路Ｃ０ＮＴ
は、切替器ＭＸＩからのメモリリクエストＲＥＱＭまた
はＲ，ＥＱＤに応答して、切替器ＭＸ２．ＭＸ３．ＭＸ
４．ＭＸ５ およびＭＸ６のそれぞれに、メモリュニツ
）ＣＭＵｔたけチャネルデータユニットＣＤＵからの対
応データを受は入れさせるための切替信号（図示省略）
を発生して供給する。すなわち、切替器ＭＸ２は識別子
ＳＩＤＭまたは８ ＩＤＤ 、切替器ＭＸ３はアドレス
ＡＤＲＭ またはＡＤＲＤ 切替器ＭＸ４はリクエスト
コードＲＱＣＭまたはＲＱＣＤ、切替器ＭＸ５はゾーン
ＺＯＮＭまｆｃはＺＯＮＤ、切替器ＭＸ６ はデータＤ
ＴＡＭ’またはＤＴＡＤのいずれかを上述の切替信号に
応答して受は入れる。
切替器ＭＸ２ 、ＭＸ３ 、ＭＸ４ 、ＭＸ５およびＭ
Ｘ６に受は入れられた識別子８ＩＤ、アドレスＡＤＲ，
リクエストフードＲ，ＱＣ、シーｙＺＯＮおよびデータ
ＤＴＡはそれぞれ識別子レジスタ５Ｉ−ＤＲ，アドレス
レジスタＡＤＲＲ、リクエストコードレジスタＲＱＣＲ
，ゾーンレジスタＺ（ＪＮＲおよびデータレジスタＤＴ
ＡＲに保持される。
Ｘ６に受は入れられた識別子８ＩＤ、アドレスＡＤＲ，
リクエストフードＲ，ＱＣ、シーｙＺＯＮおよびデータ
ＤＴＡはそれぞれ識別子レジスタ５Ｉ−ＤＲ，アドレス
レジスタＡＤＲＲ、リクエストコードレジスタＲＱＣＲ
，ゾーンレジスタＺ（ＪＮＲおよびデータレジスタＤＴ
ＡＲに保持される。
アドレスＡＤＨ，リクエストコードＲＱＣ、シーｙＺＯ
ＮおよびデータＤＴＡは、システムコントロールユニツ
）８ＣＵに供給され、主記憶装置ＭＭＵｉアクセスする
ために使用される。もっとも、ゾーンＺＯＮは部分書込
動作時において１メモリワード中の書込みバイト位置を
指定し、また、データＤＴＡｄ主記憶装置ＭＭＵのうち
のアドレスＡＤ几で指定される番地へ書き込むべきデー
タであるため、リクエストコードＲＱＣＭまたはＲＱ−
ＣＤが絖出し動作を指定しているときには、コントロー
ルメモリユニットＣＭＵまたはチャネルデータユニット
ＣＤＵからそれぞれの原データであるシーｙＺＯＮＭ、
ＺＯＮＤ ’？ｆ−ｊ’ ＤＴＡＭ、ＤＴＡＤカ供給サ
レスすシステムコントロールユニツ）ＳＣＵにおいて無
効視される。
ＮおよびデータＤＴＡは、システムコントロールユニツ
）８ＣＵに供給され、主記憶装置ＭＭＵｉアクセスする
ために使用される。もっとも、ゾーンＺＯＮは部分書込
動作時において１メモリワード中の書込みバイト位置を
指定し、また、データＤＴＡｄ主記憶装置ＭＭＵのうち
のアドレスＡＤ几で指定される番地へ書き込むべきデー
タであるため、リクエストコードＲＱＣＭまたはＲＱ−
ＣＤが絖出し動作を指定しているときには、コントロー
ルメモリユニットＣＭＵまたはチャネルデータユニット
ＣＤＵからそれぞれの原データであるシーｙＺＯＮＭ、
ＺＯＮＤ ’？ｆ−ｊ’ ＤＴＡＭ、ＤＴＡＤカ供給サ
レスすシステムコントロールユニツ）ＳＣＵにおいて無
効視される。
サテ、コントロールメモリュニツ）ＣＭＵｔたはチャネ
ルデータユニツ）ＣＤＵが、入出力命令に基づいてそれ
ぞれメモリリクエストＲＥＱＭまたはＲＢＱＤや識別子
８ＩＤＭまたは５ＩＤＤ 等を出力し、主記憶装置ＭＭ
Ｕｉアクセスしようとしたときに、識別子レジスタ５Ｉ
ＤＨに保持される識別子ＳＩＤはメモリ保護バッフγＭ
ＧＢｔ−読み出すためのアドレスとして使用される。メ
モリ保護バックγＭＧＢＫは、前述したように、識別子
’８ＩＤによって対応付けられたオペレーティングシス
テム下において使用される主記憶装置ＭＭＵの上限アド
レスと下限アドレスとが格納されているので、それぞれ
が比較器ＣＯＭＩとＣ０Ｍ２に読み出される〇 一方、アドレスレジスタＡＤＲＲは、このときにメモリ
保護バッファＭＧＢ’ｉアクセスするのに使用された識
別子ＳＩＤと同一のオペレーティングシステム下のプロ
グラムから発生したアドレスＡＤＨを保持している。こ
のアドレスＡＤＲは、前述したとおり、プログラム上の
仮想アドレスが演算処理装置ＥＰＵによってアドレス変
換された結果として得られた絶対アドレスと同じである
。
ルデータユニツ）ＣＤＵが、入出力命令に基づいてそれ
ぞれメモリリクエストＲＥＱＭまたはＲＢＱＤや識別子
８ＩＤＭまたは５ＩＤＤ 等を出力し、主記憶装置ＭＭ
Ｕｉアクセスしようとしたときに、識別子レジスタ５Ｉ
ＤＨに保持される識別子ＳＩＤはメモリ保護バッフγＭ
ＧＢｔ−読み出すためのアドレスとして使用される。メ
モリ保護バックγＭＧＢＫは、前述したように、識別子
’８ＩＤによって対応付けられたオペレーティングシス
テム下において使用される主記憶装置ＭＭＵの上限アド
レスと下限アドレスとが格納されているので、それぞれ
が比較器ＣＯＭＩとＣ０Ｍ２に読み出される〇 一方、アドレスレジスタＡＤＲＲは、このときにメモリ
保護バッファＭＧＢ’ｉアクセスするのに使用された識
別子ＳＩＤと同一のオペレーティングシステム下のプロ
グラムから発生したアドレスＡＤＨを保持している。こ
のアドレスＡＤＲは、前述したとおり、プログラム上の
仮想アドレスが演算処理装置ＥＰＵによってアドレス変
換された結果として得られた絶対アドレスと同じである
。
アドレスＡＤＲのうちのメモリ領域を定める上位ビット
は、比較器ＣＯＭＩおよびＣ０Ｍ２に供給され、比較器
ＣＯＭＩ においてはこの上位ビットで定まる値が上
限アドレスを超えないか否か、また、比較器Ｃ０Ｍ２に
おいてはこの上位ビットで定まる値が下限アドレスよシ
小さいか否かがチェックされる。そして、比較器ＣＯＭ
Ｉにおいて上限アドレスを超えていることがわかると比
較器ＣＯＭＩは”１”を出力し、また、比較器Ｃ０Ｍ２
において下限アドレスより小さいことがわかると比較器
Ｃ〇−Ｍ２Ｆｉ＠ｌ”を出力する。
は、比較器ＣＯＭＩおよびＣ０Ｍ２に供給され、比較器
ＣＯＭＩ においてはこの上位ビットで定まる値が上
限アドレスを超えないか否か、また、比較器Ｃ０Ｍ２に
おいてはこの上位ビットで定まる値が下限アドレスよシ
小さいか否かがチェックされる。そして、比較器ＣＯＭ
Ｉにおいて上限アドレスを超えていることがわかると比
較器ＣＯＭＩは”１”を出力し、また、比較器Ｃ０Ｍ２
において下限アドレスより小さいことがわかると比較器
Ｃ〇−Ｍ２Ｆｉ＠ｌ”を出力する。
この結果により、ノアゲー）ＮＯＲｔ′ｉ″′Ｏ″をア
ントゲ−）ＡＮＤに出力し、制御回路Ｃ０ＮＴからのメ
モリリクエストＲＥＱの出力を抑止する。
ントゲ−）ＡＮＤに出力し、制御回路Ｃ０ＮＴからのメ
モリリクエストＲＥＱの出力を抑止する。
なお、以上に述べた実施例においては、仮想アドレスか
ら絶対アドレスへのアドレス変換な演算処理装置ＥＰＵ
で行なっているが、このことは本発明を限定するもので
はなく、大型コンビエータにおけるように、入出力処理
装置ＩＯＰのコントロールメモリユニットＣＭＵで行な
うようにしてもよい。
ら絶対アドレスへのアドレス変換な演算処理装置ＥＰＵ
で行なっているが、このことは本発明を限定するもので
はなく、大型コンビエータにおけるように、入出力処理
装置ＩＯＰのコントロールメモリユニットＣＭＵで行な
うようにしてもよい。
（発明の効果）
本発明によれば、以上のような構成の採用によって、ア
ドレス変換結果として絶対アドレスが得られるような仮
想入出力処理装置においてもソフトウェア誤動作により
他のオペレーティングシステム領域を破壊することを阻
止できるようになる。
ドレス変換結果として絶対アドレスが得られるような仮
想入出力処理装置においてもソフトウェア誤動作により
他のオペレーティングシステム領域を破壊することを阻
止できるようになる。
第１図は本発明の一実施例を示し、第２図および第３図
は本実施例のハードウェア環境を示す。 ＭＧＢ・・・・・・メモリ保護バッファ、Ｃ０Ｍ１．Ｃ
０Ｍ２・・・・・・比較器、８ＩＤＲ・・・・・・識別
子レジスタ、ＡＤＲＲ・・・・・・アドレスレジスタ、
ＲＱＣＲ−・・・・・リクエストコートレジスタ、ＺＯ
ＮＲ・・・・・・ゾーンレジスタ、ＤＴＡＲ・・・・・
・データレジスタ、ＭＸＩ 、ＭＸ２ 、ＭＸ３ 。 ＭＸ４ 、ＭＸ５ 、ＭＸ６・・・・・・切替器、Ｃ０
ＮＴ・・・・・・制御回路、ＮＯＲ・・・・・・ノアゲ
ート、ＡＮＤ・・・・・・アンドゲート。 茅 ＩＩ！１ 茅２図 第 ３ 図
は本実施例のハードウェア環境を示す。 ＭＧＢ・・・・・・メモリ保護バッファ、Ｃ０Ｍ１．Ｃ
０Ｍ２・・・・・・比較器、８ＩＤＲ・・・・・・識別
子レジスタ、ＡＤＲＲ・・・・・・アドレスレジスタ、
ＲＱＣＲ−・・・・・リクエストコートレジスタ、ＺＯ
ＮＲ・・・・・・ゾーンレジスタ、ＤＴＡＲ・・・・・
・データレジスタ、ＭＸＩ 、ＭＸ２ 、ＭＸ３ 。 ＭＸ４ 、ＭＸ５ 、ＭＸ６・・・・・・切替器、Ｃ０
ＮＴ・・・・・・制御回路、ＮＯＲ・・・・・・ノアゲ
ート、ＡＮＤ・・・・・・アンドゲート。 茅 ＩＩ！１ 茅２図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 複数オペレーティングシステムからの各入出力命令によ
り周辺装置と主記憶装置との間のデータ転送を制御しか
つアドレス変換結果として絶対アドレスが得られるよう
な仮想入出力処理装置におけるメモリ保護方式において
、 前記オペレーティングシステムそれぞれによって使用さ
れる前記主記憶装置上の領域を定めるアドレス上限値お
よびアドレス下限値を前記オペレーティングシステム対
応に予め格納しておくためのアドレス領域格納手段と、 該入出力処理装置から前記主記憶装置へのアクセス要求
に伴なうアドレス情報を保持するアドレス情報保持手段
と、 該アクセス要求を発生した入出力命令が属するオペレー
ティングシステムのプログラム識別子を保持する識別子
保持手段と、 該プログラム識別子により前記アドレス領域格納手段を
読み出す手段と、 該読み出されたアドレス上限値およびアドレス下限値と
前記アドレス情報とを比較するアドレス比較手段 とを設け、該比較の結果により前記アドレス情報が前記
定められた領域内にあるか否かに対応して前記アクセス
要求を許否するように動作することを特徴とするメモリ
保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858585A JPS61285557A (ja) | 1985-06-13 | 1985-06-13 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12858585A JPS61285557A (ja) | 1985-06-13 | 1985-06-13 | メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285557A true JPS61285557A (ja) | 1986-12-16 |
Family
ID=14988391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12858585A Pending JPS61285557A (ja) | 1985-06-13 | 1985-06-13 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285557A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177543A (ja) * | 1990-11-09 | 1992-06-24 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
-
1985
- 1985-06-13 JP JP12858585A patent/JPS61285557A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177543A (ja) * | 1990-11-09 | 1992-06-24 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
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