JPS6257045A - メモリ保護方式 - Google Patents
メモリ保護方式Info
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- JPS6257045A JPS6257045A JP60197008A JP19700885A JPS6257045A JP S6257045 A JPS6257045 A JP S6257045A JP 60197008 A JP60197008 A JP 60197008A JP 19700885 A JP19700885 A JP 19700885A JP S6257045 A JPS6257045 A JP S6257045A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ保護方式に関し、特に複数のオペレーテ
ィングシステムのそれぞれによって制御されるプログラ
ムからの各入出力命令により周辺装置と主記憶装置との
間のデータ転送を制御しかつアドレス変換結果として絶
対アドレスが得られるような仮想入出力処理装置におけ
るメモリ保護方式に関する。
ィングシステムのそれぞれによって制御されるプログラ
ムからの各入出力命令により周辺装置と主記憶装置との
間のデータ転送を制御しかつアドレス変換結果として絶
対アドレスが得られるような仮想入出力処理装置におけ
るメモリ保護方式に関する。
複数のオペレーティングシステムを実行する仮想入出力
処理装置（以下、単に入出力処理装置と称す）において
は、周辺装置と入出力処理装置とのスピードギャップが
大きいため、複数のオペレーティングシステムが入出力
処理装置上で並列して実行されることが多い、このよう
な場合、各オペレーティングシステムとその制御に基づ
いて実行される各プログラムとは、使用する主記憶装置
上の領域を他のオペレーティングシステムとの間で相互
に侵蝕しないようにする必要がある。
処理装置（以下、単に入出力処理装置と称す）において
は、周辺装置と入出力処理装置とのスピードギャップが
大きいため、複数のオペレーティングシステムが入出力
処理装置上で並列して実行されることが多い、このよう
な場合、各オペレーティングシステムとその制御に基づ
いて実行される各プログラムとは、使用する主記憶装置
上の領域を他のオペレーティングシステムとの間で相互
に侵蝕しないようにする必要がある。
一方、仮想マシンにおけるアドレス変換方式には、仮想
アドレスを実アドレス（オペレーティングシステム内相
対アドレス）に変換してからこれにオペレーティングシ
ステム固有のベースアドレスを加算することにより絶対
アドレスを得るようにした方式と、仮想アドレスから一
挙に絶対アドレスに変換してアドレス変換を高速化した
方式とが知られている。
アドレスを実アドレス（オペレーティングシステム内相
対アドレス）に変換してからこれにオペレーティングシ
ステム固有のベースアドレスを加算することにより絶対
アドレスを得るようにした方式と、仮想アドレスから一
挙に絶対アドレスに変換してアドレス変換を高速化した
方式とが知られている。
前者のようなアドレス変換方式を採用した仮想入出力処
理装置においては、オペレーティングシステム対応にそ
のメモリサイズと実アドレスとを比較することによつて
容易にメモリ領域のチェックを行なうことができる。
理装置においては、オペレーティングシステム対応にそ
のメモリサイズと実アドレスとを比較することによつて
容易にメモリ領域のチェックを行なうことができる。
しかし、後者のようなアドレス変換方式を採用した仮想
入出力処理装置にあっては、このようなメモリ保護方式
は使用できず、他にも有効な手段が無かったため、ソフ
トウェアの誤動作によって他のオペレーティングシステ
ム領域を破壊するという問題点がある。
入出力処理装置にあっては、このようなメモリ保護方式
は使用できず、他にも有効な手段が無かったため、ソフ
トウェアの誤動作によって他のオペレーティングシステ
ム領域を破壊するという問題点がある。
本発明の目的は、アドレス変換結果として絶対アドレス
が得られるような仮想入出力処理装置に有効なメモリ保
護方式を提供することにある。
が得られるような仮想入出力処理装置に有効なメモリ保
護方式を提供することにある。
本発明のメモリ保護方式は、複数のオペレーティングシ
ステムからの各入出力命令により周辺装置と主記憶装置
との間のデータ転送を制御しかつアドレス変換結果とし
て絶対アドレスが得られるような仮想入出力処理装置に
おけるメモリ保護方式において、前記オペレーティング
システムのそれぞれによって使用される前記主記憶装置
上の領域を定めるアドレス上限値およびアドレス下限値
を前記オペレーティングシステム対応に予め格納してお
くためのアドレス領域格納手段と、上記仮想入出力処理
装置から前記主記憶装置へのアクセス要求に伴なうアド
レス情報を保持するアドレス情報保持手段と、前記アク
セス要求に対応する前記主記憶装置へのリクエストコー
ドを保持するリクエストコード保持手段と、前記アクセ
ス要求を発生した入出力命令が属するオペレーティング
システムのプログラム識別子を保持する識別子保持手段
と、このプログラム識別子により前記アドレス領域格納
手段を読み出す読出し手段と、この読出し手段によって
読み出されたアドレス上限値およびアドレス下限値と前
記アドレス情報とを比較するアドレス比較手段と、前記
アドレス比較手段による比較の結果により前記アドレス
情報が前記窓められた領域内にあるか否かに対応して前
記領域内であるときには前記アクセス要求を許可し、前
記領域外であるときには前記リクエストコード保持手段
の出力を強制的に前記主記憶装置の読出しリクエストに
変更せしめる切替手段とを有する。
ステムからの各入出力命令により周辺装置と主記憶装置
との間のデータ転送を制御しかつアドレス変換結果とし
て絶対アドレスが得られるような仮想入出力処理装置に
おけるメモリ保護方式において、前記オペレーティング
システムのそれぞれによって使用される前記主記憶装置
上の領域を定めるアドレス上限値およびアドレス下限値
を前記オペレーティングシステム対応に予め格納してお
くためのアドレス領域格納手段と、上記仮想入出力処理
装置から前記主記憶装置へのアクセス要求に伴なうアド
レス情報を保持するアドレス情報保持手段と、前記アク
セス要求に対応する前記主記憶装置へのリクエストコー
ドを保持するリクエストコード保持手段と、前記アクセ
ス要求を発生した入出力命令が属するオペレーティング
システムのプログラム識別子を保持する識別子保持手段
と、このプログラム識別子により前記アドレス領域格納
手段を読み出す読出し手段と、この読出し手段によって
読み出されたアドレス上限値およびアドレス下限値と前
記アドレス情報とを比較するアドレス比較手段と、前記
アドレス比較手段による比較の結果により前記アドレス
情報が前記窓められた領域内にあるか否かに対応して前
記領域内であるときには前記アクセス要求を許可し、前
記領域外であるときには前記リクエストコード保持手段
の出力を強制的に前記主記憶装置の読出しリクエストに
変更せしめる切替手段とを有する。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図および第３図は本実施例が適用されるハードウェア
環境を示すブロック図である。
２図および第３図は本実施例が適用されるハードウェア
環境を示すブロック図である。
まず、第２図を参照すると、入出力処理装置ｒＯＰと演
算処理装置ＥＰＵがシステム制御装置ＳＣＵを介して主
記憶装置ＭＭＵに接続されている。
算処理装置ＥＰＵがシステム制御装置ＳＣＵを介して主
記憶装置ＭＭＵに接続されている。
入出力処理装置１０Ｐは、主記憶装置ＭＭＵから取り込
んだ入出力命令により周辺装置（図示せず）と主記憶装
！ＭＭＵとの間のデータ転送を制御する。このような入
出力命令は、主記憶装置ＭＭＵ上の複数個のオペレーテ
ィングシステムのそれぞれによって制御される各プログ
ラムから出力される。周辺装置は入出力処理装置ＴＯＰ
に比べて動作速度が遅いので、トータル処理速度を向上
させるために、複数個のオペレーティングシステムを並
列的に実行するようになっている。したがって、入出力
処理装置１０Ｐは仮想マシンであり、仮想アドレスから
絶対アドレスへのアドレス変換は演算処理語ｘＥｐｕで
行なわれる。
んだ入出力命令により周辺装置（図示せず）と主記憶装
！ＭＭＵとの間のデータ転送を制御する。このような入
出力命令は、主記憶装置ＭＭＵ上の複数個のオペレーテ
ィングシステムのそれぞれによって制御される各プログ
ラムから出力される。周辺装置は入出力処理装置ＴＯＰ
に比べて動作速度が遅いので、トータル処理速度を向上
させるために、複数個のオペレーティングシステムを並
列的に実行するようになっている。したがって、入出力
処理装置１０Ｐは仮想マシンであり、仮想アドレスから
絶対アドレスへのアドレス変換は演算処理語ｘＥｐｕで
行なわれる。
第３図は、第２図に示した入出力処理袋２ｒ。
Ｐの詳細なブロック図であり、メモリアクセスコントロ
ールユニットＭＡＣ，コントロールメモリユニットＣＭ
Ｕ、チャネルデータユニットＣＤＵおよびチャネルユニ
ットＣＨＵから構成されている。
ールユニットＭＡＣ，コントロールメモリユニットＣＭ
Ｕ、チャネルデータユニットＣＤＵおよびチャネルユニ
ットＣＨＵから構成されている。
チャネルユニットＣＨＵは、入出力処理装置ｌｌ０Ｐに
接続される周辺装置対応に設けられており、周辺装置と
、バスＢＵＳを介して接続されるコントロールメモリユ
ニットＣＭＵおよびチャネルデータユニットＣＤＵとの
間のデータバッファリング動作を行なう。
接続される周辺装置対応に設けられており、周辺装置と
、バスＢＵＳを介して接続されるコントロールメモリユ
ニットＣＭＵおよびチャネルデータユニットＣＤＵとの
間のデータバッファリング動作を行なう。
、 コントロールメモリユニットＣＭＵは、データ転
送を制御するためのファームウェアを格納するユニット
であり、主記憶装置ＭＭＵからの入出力命令の取出し、
その解読および解読結果に基づくチャネルユニットＣＨ
Ｕ、チャネルデータユニットＣＤＵおよびメモリアクセ
スコントロールユニットＭＡＣの各制御を行なう。
送を制御するためのファームウェアを格納するユニット
であり、主記憶装置ＭＭＵからの入出力命令の取出し、
その解読および解読結果に基づくチャネルユニットＣＨ
Ｕ、チャネルデータユニットＣＤＵおよびメモリアクセ
スコントロールユニットＭＡＣの各制御を行なう。
チャネルデータユニットＣＤＵは、コントロールメモリ
ユニットＣＭＵの制御に基づき、転送されるデータをチ
ャネルユニットＣＨＵ対応にバッファリングする。
ユニットＣＭＵの制御に基づき、転送されるデータをチ
ャネルユニットＣＨＵ対応にバッファリングする。
次に、零発゛明の一実施例を示す第１図を参照すると、
本実施例のメモリ保護方式は、メモリ保護バッファＭＣ
；８．２つの比較器ＣＯＭＩおよびＣ０Ｍ２．識別子レ
ジスタ５ＩＤＲ，アドレスレジスタＡＤＲＲ，リクエス
トコードレジスタＲＱＣＲ，ゾーンレジスタＺＯＮＲ，
データレジスタＤＴＡＲ，ノアゲートＮＯＲ，制御回路
Ｃ０ＮＴおよび７つの切替器ＭＸＩ〜ＭＸ６およびＲＣ
Ｘを設けている。
本実施例のメモリ保護方式は、メモリ保護バッファＭＣ
；８．２つの比較器ＣＯＭＩおよびＣ０Ｍ２．識別子レ
ジスタ５ＩＤＲ，アドレスレジスタＡＤＲＲ，リクエス
トコードレジスタＲＱＣＲ，ゾーンレジスタＺＯＮＲ，
データレジスタＤＴＡＲ，ノアゲートＮＯＲ，制御回路
Ｃ０ＮＴおよび７つの切替器ＭＸＩ〜ＭＸ６およびＲＣ
Ｘを設けている。
メモリ保護バッファＭＧＢには、全オペレーティングシ
ステムの制御を行なうホストオペレーティングシステム
によって、各オペレーティングシステムで使用される主
記憶装置ＭＭＵの上限アドレスと下限アドレスとが、オ
ペレーティングシステム対応にコントロールメモリユニ
ットＣＭＵからデータＤＴＡＭとして供給され書き込ま
れる。
ステムの制御を行なうホストオペレーティングシステム
によって、各オペレーティングシステムで使用される主
記憶装置ＭＭＵの上限アドレスと下限アドレスとが、オ
ペレーティングシステム対応にコントロールメモリユニ
ットＣＭＵからデータＤＴＡＭとして供給され書き込ま
れる。
このときのオペレーティングシステムの指定は、コント
ロールメモリユニットＣＭＵからの識別子ＳＩＤＭによ
って行なわれる。
ロールメモリユニットＣＭＵからの識別子ＳＩＤＭによ
って行なわれる。
切替ＨＭＸ１は、コントロールメモリユニットＣＭＵお
よびチャネルデータユニットＣＤＵからの各メモリリク
エストＲＥＱＭおよびＲＥＱＤのうちのいずれか一方を
受は入れて（ｆｉ合した場合にはリクエストＲＥＱＤを
優先させる）、制御回路Ｃ０ＮＴに出力する。制御回路
Ｃ０ＮＴは、切替器ＭＸＩからのメモリリクエストＲＥ
ＱＭまたはＲＥＱＤに応答して、切替器ＭＸ２．ＭＸ３
゜ＭＸ４．ＭＸ５およびＭＸ６のそれぞれにコントロー
ルメモリユニットＣＭＵまたはチャネルデータユニット
ＣＤＵからの対応データを受は入れさせるための切替信
号（図示せず）を発生して供給する。すなわち、切替器
ＭＸ２は識別子ＳｒＤＭまたは５ＩＤＤ、切替器ＭＸ３
はアドレスＡＤＲＭまたはＡＤＲＤ、切替器ＭＸ４はリ
クエストコードＲＱＣＭまたはＲＱＣＤ、切替器ＭＸ５
はシー７ＺＯＮＭまたはＺＯＮＤ、切替器ＭＸ６はデー
タＤＴＡＭまたはＤＴＡＤのいずれかを上述の切替信号
に応答して受は入れる。
よびチャネルデータユニットＣＤＵからの各メモリリク
エストＲＥＱＭおよびＲＥＱＤのうちのいずれか一方を
受は入れて（ｆｉ合した場合にはリクエストＲＥＱＤを
優先させる）、制御回路Ｃ０ＮＴに出力する。制御回路
Ｃ０ＮＴは、切替器ＭＸＩからのメモリリクエストＲＥ
ＱＭまたはＲＥＱＤに応答して、切替器ＭＸ２．ＭＸ３
゜ＭＸ４．ＭＸ５およびＭＸ６のそれぞれにコントロー
ルメモリユニットＣＭＵまたはチャネルデータユニット
ＣＤＵからの対応データを受は入れさせるための切替信
号（図示せず）を発生して供給する。すなわち、切替器
ＭＸ２は識別子ＳｒＤＭまたは５ＩＤＤ、切替器ＭＸ３
はアドレスＡＤＲＭまたはＡＤＲＤ、切替器ＭＸ４はリ
クエストコードＲＱＣＭまたはＲＱＣＤ、切替器ＭＸ５
はシー７ＺＯＮＭまたはＺＯＮＤ、切替器ＭＸ６はデー
タＤＴＡＭまたはＤＴＡＤのいずれかを上述の切替信号
に応答して受は入れる。
切替器ＭＸ２．ＭＸ３． Ｍｘ４．ＭＸ５およびＭＸ６
に受は入れられた識別子ＳＴＤ、アドレスＡＤＨ，リク
エストコードＲＱＣ，ゾーンＺｏＮおよびデータＤＴＡ
はそれぞれ識別子レジスタ５ＩＤＲ，アドレスレジスタ
ＡＤＲＲ，リクエストコードレジスタＲＱＣＲ，ゾーン
レジスタＺＯＮＲおよびデータレジスタＤＴＡＲに保持
される。
に受は入れられた識別子ＳＴＤ、アドレスＡＤＨ，リク
エストコードＲＱＣ，ゾーンＺｏＮおよびデータＤＴＡ
はそれぞれ識別子レジスタ５ＩＤＲ，アドレスレジスタ
ＡＤＲＲ，リクエストコードレジスタＲＱＣＲ，ゾーン
レジスタＺＯＮＲおよびデータレジスタＤＴＡＲに保持
される。
アドレスＡＤＲ，リクエストコードＲＱＣ，ゾーンＺＯ
ＮおよびデータＤＴＡは、システムコントロールユニッ
）ＳＣＵに供給され、主記憶装置ＭＭＵをアクセスする
ために使用される。もっとも、ゾーンＺＯＮは部分書込
み動作時においてｌメモリワード中の書込みバイト位置
を指定する。
ＮおよびデータＤＴＡは、システムコントロールユニッ
）ＳＣＵに供給され、主記憶装置ＭＭＵをアクセスする
ために使用される。もっとも、ゾーンＺＯＮは部分書込
み動作時においてｌメモリワード中の書込みバイト位置
を指定する。
また、データＤＴＡは主記憶装置ＭＭＵのうちアドレス
ＡＤＨで指定される番地へ書き込むべきデータであるた
め、リクエストコードＲＱＣＭまたはＲＱＣＤが読出し
動作を指定しているときには、コントロールメモリユニ
ットＣＭＵまたはチャネルデータユニットＣＤＵからそ
れぞれの原データであるゾーンＺＯＮＭ、ＺＯＮＤやデ
ータＤＴＡＭ、ＤＴＡＤが供給されず、システムコント
ロールユニットＳＣＵにおいて無効視される。
ＡＤＨで指定される番地へ書き込むべきデータであるた
め、リクエストコードＲＱＣＭまたはＲＱＣＤが読出し
動作を指定しているときには、コントロールメモリユニ
ットＣＭＵまたはチャネルデータユニットＣＤＵからそ
れぞれの原データであるゾーンＺＯＮＭ、ＺＯＮＤやデ
ータＤＴＡＭ、ＤＴＡＤが供給されず、システムコント
ロールユニットＳＣＵにおいて無効視される。
切替器ＲＣＸは、システムコントロールユニー）ＳＣＵ
にリクエストコードとしてリクエストコードレジスタＲ
ＱＣＲの出力を与えるかまたは主記憶装置ＭＭＵの読出
しリクエストコードを与えるかを選択する。
にリクエストコードとしてリクエストコードレジスタＲ
ＱＣＲの出力を与えるかまたは主記憶装置ＭＭＵの読出
しリクエストコードを与えるかを選択する。
さて、コントロールメモリユニットＣＭＵまたはチャネ
ルデータユニットＣＤＵが、入出力命令に基づいてそれ
ぞれメモリリクエストＲＥＱＭまたはＲＥＱＤや識別子
ＳＩＤＭまたは５ＩＤＤ等を出力し、主記憶装置ＭＭＵ
をアクセスしようとしたときに、識別子レジスタＳ、Ｉ
ＤＲに保持される識別子ＳＩＤはメモリ保護バッファＭ
ＧＢを読み出すためのアドレスとして使用される。メモ
リ保護バッファＭＧＢには、前述したように、識別子Ｓ
ＩＤによって対応付けられたオペレーティングシステム
下において使用される主記憶装置ＭＭＵの上限アドレス
と下限アドレスとが格納されているので、それぞれが比
較器Ｃ０Ｍ１とＣ０Ｍ２とに読み出される。
ルデータユニットＣＤＵが、入出力命令に基づいてそれ
ぞれメモリリクエストＲＥＱＭまたはＲＥＱＤや識別子
ＳＩＤＭまたは５ＩＤＤ等を出力し、主記憶装置ＭＭＵ
をアクセスしようとしたときに、識別子レジスタＳ、Ｉ
ＤＲに保持される識別子ＳＩＤはメモリ保護バッファＭ
ＧＢを読み出すためのアドレスとして使用される。メモ
リ保護バッファＭＧＢには、前述したように、識別子Ｓ
ＩＤによって対応付けられたオペレーティングシステム
下において使用される主記憶装置ＭＭＵの上限アドレス
と下限アドレスとが格納されているので、それぞれが比
較器Ｃ０Ｍ１とＣ０Ｍ２とに読み出される。
一方、アドレスレジスタＡＤＲＲは、このとき社メモリ
保護゛バッファＭＯＢをアクセスするのに使用された識
別子ＳＩＤと同一のオペレーティングシステム下のプロ
グラムから発生したアドレスＡＤＨを保持している。こ
のアドレスＡＤＲは、前述したとおり、プログラム上の
仮想アドレスが演算処理装置ＥＰＵによってアドレス変
換された結果として得られた絶一対アドレスと同じであ
る。
保護゛バッファＭＯＢをアクセスするのに使用された識
別子ＳＩＤと同一のオペレーティングシステム下のプロ
グラムから発生したアドレスＡＤＨを保持している。こ
のアドレスＡＤＲは、前述したとおり、プログラム上の
仮想アドレスが演算処理装置ＥＰＵによってアドレス変
換された結果として得られた絶一対アドレスと同じであ
る。
アドレスＡＤＨのうちのメモリ領域を定める上位ビット
は、比較器Ｃ０Ｍ１およびＣ０Ｍ２に供給され、比較器
ＣＯＭＩにおいてはこの上位ビットで定まる値が上限ア
ドレスを超えないか否か、また、比較器Ｃ０Ｍ２におい
てはこの上位ビットで定まる値が下限アドレスより小さ
いか否かがチェックされる。そして、比較器Ｃ０Ｍ１に
おいて上限アドレスを超えていることがわかると比較器
ＣＯＭＩは“１″を出力し、また、比較器Ｃ０Ｍ２にお
いて下限アドレスより小さいことがわかると比較器Ｃ０
Ｍ２は“１”を出力する。
は、比較器Ｃ０Ｍ１およびＣ０Ｍ２に供給され、比較器
ＣＯＭＩにおいてはこの上位ビットで定まる値が上限ア
ドレスを超えないか否か、また、比較器Ｃ０Ｍ２におい
てはこの上位ビットで定まる値が下限アドレスより小さ
いか否かがチェックされる。そして、比較器Ｃ０Ｍ１に
おいて上限アドレスを超えていることがわかると比較器
ＣＯＭＩは“１″を出力し、また、比較器Ｃ０Ｍ２にお
いて下限アドレスより小さいことがわかると比較器Ｃ０
Ｍ２は“１”を出力する。
この結果により、ノアゲートＮＯＲは０″を出力し、切
替器ＲＣＸを制御してシステムコントロールユニー／
トＳ ＣＵへ与工られるリクエストコードを強制的に主
記憶装置ＭＭＵの読出しリクエストＲＥＡＤに変更する
。
替器ＲＣＸを制御してシステムコントロールユニー／
トＳ ＣＵへ与工られるリクエストコードを強制的に主
記憶装置ＭＭＵの読出しリクエストＲＥＡＤに変更する
。
なお、以上に述べた実施例においては、仮想アドレスか
ら絶対アドレスへのアドレス変換を演算処理装置ＥＰＵ
で行なっているが、このことは本発明を限定するもので
はなく、大型コンピュータにおけるように、入出力処理
装置１０ＰのコントロールメモリユニットＣＭＵで行な
うようにしてもよい。
ら絶対アドレスへのアドレス変換を演算処理装置ＥＰＵ
で行なっているが、このことは本発明を限定するもので
はなく、大型コンピュータにおけるように、入出力処理
装置１０ＰのコントロールメモリユニットＣＭＵで行な
うようにしてもよい。
以上説明したように本発明は、以上のような構成の採用
によって、アドレス変換結果として絶対アドレスが得ら
れるような仮想入出力処理装置においてもソフトウェア
誤動作により他のオペレーティングシステム領域を破壊
することを阻止できる効果がある。
によって、アドレス変換結果として絶対アドレスが得ら
れるような仮想入出力処理装置においてもソフトウェア
誤動作により他のオペレーティングシステム領域を破壊
することを阻止できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は本実施例のハードウェア環境を示すブロッ
ク図である。 図において、 ＡＤＲＲ・・・・・アドレスレジスタ、ＣＯＭＩ、Ｃ０
Ｍ２・・・・・比較器、Ｃ０ＮＴ・・・・・制御卸回路
、 ＤＴＡＲ・・・・・データレジスタ、 ＭＧＢ・・・・・メモリ保護バッファ、ＭＸＩ、ＭＸ２
．ＭＸ３．ＭＸ４．ＭＸ５゜ＭＸ６．ＲＣＸ・・・・切
替器、 ＮＯＲ・・・・・ノアゲート、 ＲＱＣＲ・・・・・リクエストコードレジスタ、５ＩＤ
Ｒ・・・・・識別子レジスタ、 ＺＯＮＲ・・・・・ゾーンレジスタである。 第２図 第３図 ＳＣＵへ
よび第３図は本実施例のハードウェア環境を示すブロッ
ク図である。 図において、 ＡＤＲＲ・・・・・アドレスレジスタ、ＣＯＭＩ、Ｃ０
Ｍ２・・・・・比較器、Ｃ０ＮＴ・・・・・制御卸回路
、 ＤＴＡＲ・・・・・データレジスタ、 ＭＧＢ・・・・・メモリ保護バッファ、ＭＸＩ、ＭＸ２
．ＭＸ３．ＭＸ４．ＭＸ５゜ＭＸ６．ＲＣＸ・・・・切
替器、 ＮＯＲ・・・・・ノアゲート、 ＲＱＣＲ・・・・・リクエストコードレジスタ、５ＩＤ
Ｒ・・・・・識別子レジスタ、 ＺＯＮＲ・・・・・ゾーンレジスタである。 第２図 第３図 ＳＣＵへ
Claims (1)
- 【特許請求の範囲】 複数のオペレーティングシステムからの各入出力命令に
より周辺装置と主記憶装置との間のデータ転送を制御し
かつアドレス変換結果として絶対アドレスが得られるよ
うな仮想入出力処理装置におけるメモリ保護方式におい
て、 前記オペレーティングシステムのそれぞれによって使用
される前記主記憶装置上の領域を定めるアドレス上限値
およびアドレス下限値を前記オペレーティングシステム
対応に予め格納しておくためのアドレス領域格納手段と
、 上記仮想入出力処理装置から前記主記憶装置へのアクセ
ス要求に伴なうアドレス情報を保持するアドレス情報保
持手段と、 前記アクセス要求に対応する前記主記憶装置へのリクエ
ストコードを保持するリクエストコード保持手段と、 前記アクセス要求を発生した入出力命令が属するオペレ
ーティングシステムのプログラム識別子を保持する識別
子保持手段と、 このプログラム識別子により前記アドレス領域格納手段
を読み出す読出し手段と、 この読出し手段によって読み出されたアドレス上限値お
よびアドレス下限値と前記アドレス情報とを比較するア
ドレス比較手段と、 前記アドレス比較手段による比較の結果により前記アド
レス情報が前記定められた領域内にあるか否かに対応し
て前記領域内であるときには前記アクセス要求を許可し
、前記領域外であるときには前記リクエストコード保持
手段の出力を強制的に前記主記憶装置の読出しリクエス
トに変更せしめる切替手段と、 を有することを特徴とするメモリ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197008A JPS6257045A (ja) | 1985-09-05 | 1985-09-05 | メモリ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197008A JPS6257045A (ja) | 1985-09-05 | 1985-09-05 | メモリ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257045A true JPS6257045A (ja) | 1987-03-12 |
Family
ID=16367253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197008A Pending JPS6257045A (ja) | 1985-09-05 | 1985-09-05 | メモリ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257045A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1061898C (zh) * | 1994-03-31 | 2001-02-14 | 日铁矿业株式会社 | 耐化学性、抗静电特性和防水蒸气的过滤器及其生产方法 |
| CN1063673C (zh) * | 1994-07-12 | 2001-03-28 | 日铁矿业株式会社 | 加强过滤元件 |
-
1985
- 1985-09-05 JP JP60197008A patent/JPS6257045A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1061898C (zh) * | 1994-03-31 | 2001-02-14 | 日铁矿业株式会社 | 耐化学性、抗静电特性和防水蒸气的过滤器及其生产方法 |
| CN1063673C (zh) * | 1994-07-12 | 2001-03-28 | 日铁矿业株式会社 | 加强过滤元件 |
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