JPH05250251A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05250251A JPH05250251A JP4082715A JP8271592A JPH05250251A JP H05250251 A JPH05250251 A JP H05250251A JP 4082715 A JP4082715 A JP 4082715A JP 8271592 A JP8271592 A JP 8271592A JP H05250251 A JPH05250251 A JP H05250251A
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- JP
- Japan
- Prior art keywords
- input
- address
- output device
- software
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- Pending
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ソフトウェアから外部装置との間のデータ転
送の度に発生するアドレス変換の負荷を取除き、処理量
の制限を緩和する。 【構成】 入出力制御装置２はＩ／Ｏバス101 上に入出
力装置３から送出されたアドレスを予めソフトウェアに
よって設定されたアドレス変換テーブル２１の内容にし
たがって物理アドレスに変換する。入出力制御装置２は
変換した物理アドレスをメモリバス100 を介して処理ユ
ニット１の主記憶１２に送出する。
送の度に発生するアドレス変換の負荷を取除き、処理量
の制限を緩和する。 【構成】 入出力制御装置２はＩ／Ｏバス101 上に入出
力装置３から送出されたアドレスを予めソフトウェアに
よって設定されたアドレス変換テーブル２１の内容にし
たがって物理アドレスに変換する。入出力制御装置２は
変換した物理アドレスをメモリバス100 を介して処理ユ
ニット１の主記憶１２に送出する。
Description
【０００１】
【技術分野】本発明は情報処理装置に関し、特に情報処
理装置内の主記憶装置と外部装置との間のデータ転送に
関する。
理装置内の主記憶装置と外部装置との間のデータ転送に
関する。
【０００２】
【従来技術】従来、情報処理装置においては、図３に示
すように、入出力装置３がＩ／Ｏバス101 と入出力制御
装置４とメモリバス100 とを介して処理ユニット１内の
プロセッサ１１および主記憶１２に接続されている。こ
れら入出力装置３と処理ユニット１との間のデータ転送
は入出力装置３と主記憶１２との間で行われる。
すように、入出力装置３がＩ／Ｏバス101 と入出力制御
装置４とメモリバス100 とを介して処理ユニット１内の
プロセッサ１１および主記憶１２に接続されている。こ
れら入出力装置３と処理ユニット１との間のデータ転送
は入出力装置３と主記憶１２との間で行われる。
【０００３】通常、仮想アドレスが使用できるプロセッ
サ１１ではソフトウェアの主記憶領域の管理が論理アド
レスで行われているのに対し、入出力装置３から主記憶
１２へのアクセスは物理アドレスを使用している。この
ため、処理ユニット１内のソフトウェアによって論理ア
ドレスを予め物理アドレスに変換し、その物理アドレス
を入出力装置３に与える必要がある。
サ１１ではソフトウェアの主記憶領域の管理が論理アド
レスで行われているのに対し、入出力装置３から主記憶
１２へのアクセスは物理アドレスを使用している。この
ため、処理ユニット１内のソフトウェアによって論理ア
ドレスを予め物理アドレスに変換し、その物理アドレス
を入出力装置３に与える必要がある。
【０００４】すなわち、図４に示すように、プロセッサ
１１はソフトウェアによってデータ転送先の主記憶アド
レスを物理アドレスに変換し（図４ステップ５１）、そ
の物理アドレスをメモリバス100 と入出力制御装置４と
Ｉ／Ｏバス101 とを介して入出力装置３に送出する（図
４ステップ５２）。ここで、ソフトウェアは図示せぬア
ドレス変換テーブルを引いて論理アドレスを物理アドレ
スに変換する。
１１はソフトウェアによってデータ転送先の主記憶アド
レスを物理アドレスに変換し（図４ステップ５１）、そ
の物理アドレスをメモリバス100 と入出力制御装置４と
Ｉ／Ｏバス101 とを介して入出力装置３に送出する（図
４ステップ５２）。ここで、ソフトウェアは図示せぬア
ドレス変換テーブルを引いて論理アドレスを物理アドレ
スに変換する。
【０００５】この後に、プロセッサ１１は物理アドレス
を入出力装置３に送出し（図４ステップ５３）、入出力
装置３と主記憶１２との間でデータ転送を開始させる
（図４ステップ５４）。入出力装置３はプロセッサ１１
からの物理アドレスをアドレスレジスタ３１に保持し、
該物理アドレスを用いて主記憶１２との間のデータ転送
を行う。
を入出力装置３に送出し（図４ステップ５３）、入出力
装置３と主記憶１２との間でデータ転送を開始させる
（図４ステップ５４）。入出力装置３はプロセッサ１１
からの物理アドレスをアドレスレジスタ３１に保持し、
該物理アドレスを用いて主記憶１２との間のデータ転送
を行う。
【０００６】このような従来の情報処理装置では、入出
力装置３と主記憶１２との間でデータ転送を行う場合、
ソフトウェアによって論理アドレスを予め物理アドレス
に変換し、その物理アドレスを入出力装置３に与える必
要があるので、入出力装置３との間でデータ転送を行う
度にソフトウェアによって対象となる論理アドレスを物
理アドレスに変換しなければならない。
力装置３と主記憶１２との間でデータ転送を行う場合、
ソフトウェアによって論理アドレスを予め物理アドレス
に変換し、その物理アドレスを入出力装置３に与える必
要があるので、入出力装置３との間でデータ転送を行う
度にソフトウェアによって対象となる論理アドレスを物
理アドレスに変換しなければならない。
【０００７】したがって、プロセッサ１の処理能力の向
上とともに、入出力装置３の数が増加して通信頻度が激
増すると、上記のアドレス変換処理によってＯＳ（オペ
レーティングシステム）の負荷が上がるため、処理ユニ
ット１の処理量が制限されるという問題がある。
上とともに、入出力装置３の数が増加して通信頻度が激
増すると、上記のアドレス変換処理によってＯＳ（オペ
レーティングシステム）の負荷が上がるため、処理ユニ
ット１の処理量が制限されるという問題がある。
【０００８】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、ソフトウェアから外部
装置との間のデータ転送の度に発生するアドレス変換の
負荷を取除くことができ、処理量の制限を緩和すること
ができる情報処理装置の提供を目的とする。
点を除去すべくなされたもので、ソフトウェアから外部
装置との間のデータ転送の度に発生するアドレス変換の
負荷を取除くことができ、処理量の制限を緩和すること
ができる情報処理装置の提供を目的とする。
【０００９】
【発明の構成】本発明による情報処理装置は、入出力制
御装置を介して外部装置と主記憶装置との間のデータ転
送を行う情報処理装置であって、前記データ転送時に前
記外部装置からのアドレスを前記主記憶装置における物
理アドレスに変換する変換手段を前記入出力制御装置に
設けたことを特徴とする。
御装置を介して外部装置と主記憶装置との間のデータ転
送を行う情報処理装置であって、前記データ転送時に前
記外部装置からのアドレスを前記主記憶装置における物
理アドレスに変換する変換手段を前記入出力制御装置に
設けたことを特徴とする。
【００１０】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、処理ユニット１のプロセッ
サ１１は主記憶１２内の命令およびデータによって処理
を実行する。プロセッサ１１および主記憶１２はメモリ
バス100 を通して入出力制御装置２に接続され、入出力
制御装置２はＩ／Ｏバス101 を通して入出力装置３に接
続されている。
ック図である。図において、処理ユニット１のプロセッ
サ１１は主記憶１２内の命令およびデータによって処理
を実行する。プロセッサ１１および主記憶１２はメモリ
バス100 を通して入出力制御装置２に接続され、入出力
制御装置２はＩ／Ｏバス101 を通して入出力装置３に接
続されている。
【００１２】一般に、この種の装置では入出力装置３と
処理ユニット１との間のデータ転送が入出力装置３と処
理ユニット１内の主記憶１２との間で行われ、プロセッ
サ１１が主記憶１２に転送されたデータを参照するよう
になっている。
処理ユニット１との間のデータ転送が入出力装置３と処
理ユニット１内の主記憶１２との間で行われ、プロセッ
サ１１が主記憶１２に転送されたデータを参照するよう
になっている。
【００１３】プロセッサ１１は上記のデータ転送に先立
って入出力装置３に対してデータの転送先である主記憶
１２のアドレスを送出する。この転送アドレスは入出力
装置３のアドレスレジスタ３１に格納され、このアドレ
スレジスタ３１に格納されたアドレスをもとに入出力装
置３と主記憶１２との間でデータ転送が行われる。
って入出力装置３に対してデータの転送先である主記憶
１２のアドレスを送出する。この転送アドレスは入出力
装置３のアドレスレジスタ３１に格納され、このアドレ
スレジスタ３１に格納されたアドレスをもとに入出力装
置３と主記憶１２との間でデータ転送が行われる。
【００１４】この場合、入出力装置３のアドレスレジス
タ３１に格納されたアドレスはＩ／Ｏバス101 を介して
入出力制御装置２に送出される。入出力制御装置２では
Ｉ／Ｏバス101 上のアドレスを予めソフトウェアによっ
て設定されたアドレス変換テーブル２１の内容にしたが
って物理アドレスに変換し、該物理アドレスをメモリバ
ス100 上に送出する。ここで、アドレス変換テーブル２
１にはソフトウェアによって使用される論理アドレス−
物理アドレス変換テーブルが設定されている。
タ３１に格納されたアドレスはＩ／Ｏバス101 を介して
入出力制御装置２に送出される。入出力制御装置２では
Ｉ／Ｏバス101 上のアドレスを予めソフトウェアによっ
て設定されたアドレス変換テーブル２１の内容にしたが
って物理アドレスに変換し、該物理アドレスをメモリバ
ス100 上に送出する。ここで、アドレス変換テーブル２
１にはソフトウェアによって使用される論理アドレス−
物理アドレス変換テーブルが設定されている。
【００１５】これによって、ソフトウェアから入出力装
置３へは物理アドレスに変換される前の論理アドレスを
そのまま与えることができる。
置３へは物理アドレスに変換される前の論理アドレスを
そのまま与えることができる。
【００１６】図２は本発明の一実施例によるデータ転送
時の動作を示すフローチャートである。この図２を用い
て本発明の一実施例におけるデータ転送時の動作につい
て説明する。
時の動作を示すフローチャートである。この図２を用い
て本発明の一実施例におけるデータ転送時の動作につい
て説明する。
【００１７】プロセッサ１１はまず転送先の主記憶アド
レスを論理アドレスの状態で入出力装置３に送出する
（図２ステップ４１）。続いて、プロセッサ１１は入出
力装置３にデータ転送のコマンドを送出し（図２ステッ
プ４２）、入出力装置３と主記憶１２との間のデータ転
送を開始させる（図２ステップ４３）。
レスを論理アドレスの状態で入出力装置３に送出する
（図２ステップ４１）。続いて、プロセッサ１１は入出
力装置３にデータ転送のコマンドを送出し（図２ステッ
プ４２）、入出力装置３と主記憶１２との間のデータ転
送を開始させる（図２ステップ４３）。
【００１８】入出力装置３ではプロセッサ１１からの論
理アドレスをアドレスレジスタ３１に格納し、その論理
アドレスとデータとをＩ／Ｏバス101 を通して入出力制
御装置２に送出する。入出力制御装置２ではＩ／Ｏバス
101 上のアドレスをアドレス変換テーブル２１の内容に
したがって物理アドレスに変換し、該物理アドレスをデ
ータとともにメモリバス100 上に送出する。
理アドレスをアドレスレジスタ３１に格納し、その論理
アドレスとデータとをＩ／Ｏバス101 を通して入出力制
御装置２に送出する。入出力制御装置２ではＩ／Ｏバス
101 上のアドレスをアドレス変換テーブル２１の内容に
したがって物理アドレスに変換し、該物理アドレスをデ
ータとともにメモリバス100 上に送出する。
【００１９】このように、入出力装置３と主記憶１２と
の間のデータ転送時に入出力装置３からのアドレスを入
出力制御装置２で予め設定されたアドレス変換テーブル
２１の内容にしたがって物理アドレスに変換することに
よって、入出力装置３と主記憶１２との間のデータ転送
が論理アドレスを用いて行うことが可能となる。
の間のデータ転送時に入出力装置３からのアドレスを入
出力制御装置２で予め設定されたアドレス変換テーブル
２１の内容にしたがって物理アドレスに変換することに
よって、入出力装置３と主記憶１２との間のデータ転送
が論理アドレスを用いて行うことが可能となる。
【００２０】よって、入出力装置３などの外部装置と主
記憶１２との間のデータ転送の度に発生する論理アドレ
ス−物理アドレス変換の負荷をソフトウェアから取除く
ことができる。このアドレス変換処理によるＯＳ（オペ
レーティングシステム）への負荷をなくすことができる
ため、処理ユニット１における処理量の制限を緩和する
ことができる。これは特に仮想アドレスを使用している
システムに有効である。 また、入出力装置３の数が多
いシステム、すなわち入出力装置３との間のデータ転送
の頻度の高いシステムにおいては、ソフトウェアの固定
のオーバヘッドを大きく削減することができる。
記憶１２との間のデータ転送の度に発生する論理アドレ
ス−物理アドレス変換の負荷をソフトウェアから取除く
ことができる。このアドレス変換処理によるＯＳ（オペ
レーティングシステム）への負荷をなくすことができる
ため、処理ユニット１における処理量の制限を緩和する
ことができる。これは特に仮想アドレスを使用している
システムに有効である。 また、入出力装置３の数が多
いシステム、すなわち入出力装置３との間のデータ転送
の頻度の高いシステムにおいては、ソフトウェアの固定
のオーバヘッドを大きく削減することができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、外
部装置と主記憶装置との間のデータ転送時に、入出力制
御装置において外部装置からのアドレスを主記憶装置に
おける物理アドレスに変換することによって、ソフトウ
ェアから外部装置との間のデータ転送の度に発生するア
ドレス変換の負荷を取除くことができ、処理量の制限を
緩和することができるという効果がある。
部装置と主記憶装置との間のデータ転送時に、入出力制
御装置において外部装置からのアドレスを主記憶装置に
おける物理アドレスに変換することによって、ソフトウ
ェアから外部装置との間のデータ転送の度に発生するア
ドレス変換の負荷を取除くことができ、処理量の制限を
緩和することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例によるデータ転送時の動作を
示すフローチャートである。
示すフローチャートである。
【図３】従来例の構成を示すブロック図である。
【図４】従来例によるデータ転送時の動作を示すフロー
チャートである。
チャートである。
１ 処理ユニット ２ 入出力制御装置 ３ 入出力装置 １１ プロセッサ １２ 主記憶 ２１ アドレス変換テーブル ３１ アドレスレジスタ 100 メモリバス 101 Ｉ／Ｏバス
Claims (1)
- 【請求項１】 入出力制御装置を介して外部装置と主記
憶装置との間のデータ転送を行う情報処理装置であっ
て、前記データ転送時に前記外部装置からのアドレスを
前記主記憶装置における物理アドレスに変換する変換手
段を前記入出力制御装置に設けたことを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082715A JPH05250251A (ja) | 1992-03-04 | 1992-03-04 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4082715A JPH05250251A (ja) | 1992-03-04 | 1992-03-04 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250251A true JPH05250251A (ja) | 1993-09-28 |
Family
ID=13782114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4082715A Pending JPH05250251A (ja) | 1992-03-04 | 1992-03-04 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008120325A1 (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Limited | スイッチ、情報処理装置およびアドレス変換方法 |
| US10459846B2 (en) | 2015-09-10 | 2019-10-29 | Toshiba Memory Corporation | Memory system which uses a host memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431945A (ja) * | 1990-05-29 | 1992-02-04 | Mitsubishi Electric Corp | 計算機システムにおける入出力制御方式 |
-
1992
- 1992-03-04 JP JP4082715A patent/JPH05250251A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431945A (ja) * | 1990-05-29 | 1992-02-04 | Mitsubishi Electric Corp | 計算機システムにおける入出力制御方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008120325A1 (ja) * | 2007-03-28 | 2008-10-09 | Fujitsu Limited | スイッチ、情報処理装置およびアドレス変換方法 |
| JPWO2008120325A1 (ja) * | 2007-03-28 | 2010-07-15 | 富士通株式会社 | スイッチおよび情報処理装置 |
| JP5056845B2 (ja) * | 2007-03-28 | 2012-10-24 | 富士通株式会社 | スイッチおよび情報処理装置 |
| US8707010B2 (en) | 2007-03-28 | 2014-04-22 | Fujitsu Limited | Switch, information processing apparatus, and address translation method |
| US10459846B2 (en) | 2015-09-10 | 2019-10-29 | Toshiba Memory Corporation | Memory system which uses a host memory |
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