JPS6128142B2 - - Google Patents
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- JPS6128142B2 JPS6128142B2 JP56025461A JP2546181A JPS6128142B2 JP S6128142 B2 JPS6128142 B2 JP S6128142B2 JP 56025461 A JP56025461 A JP 56025461A JP 2546181 A JP2546181 A JP 2546181A JP S6128142 B2 JPS6128142 B2 JP S6128142B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Small-Scale Networks (AREA)
Description
本発明は、データラインを共用するマルチコン
ピユータシステムにおいて、コンピユータのデー
タ出力回路をデータラインから切り離して検査
し、異常がないときにデータラインに接続するよ
うにしてシステム全体の故障を防止するようにし
たマルチコンピユータシステムに関する。 近年、エンジン、空調装置等を電子制御するた
めコンピユータ装置の車載が増加しており、制御
量が増えるに従い一台のコンピユータでは、装置
が大型化して設置スペースの確保が難しく且つ配
線も複雑になり易いので、第１図に示すように、
複数のコンピユータに制御構能を分散したマルチ
コンピユータシステムは提案されている。 第１図において、S0，S1…，Ｓoのそれぞれは
独立した制御機能をもつコンピユータを有するス
テーシヨンであり、各ステーシヨンS0〜Ｓoはデ
ータライン１０により接続されていて、各ステー
シヨン間でデータの送受を行なうようにし、例え
ば、エンジン制御について、ステーシヨンS0で演
算したデータをステーシヨンS1に伝送し、ステー
シヨンS1ではステーシヨンS0からの演算データに
基づいてエンジン制御信号を出力するというよう
な分散処理を行なうようにしている。尚、１１は
直流電源、１２は電源スイツチ、１３は電源ライ
ン、１４はグランドラインである。 このようなマルチコンピユータシステムに於い
ては、一台のステーシヨンでプログラム処理に異
常を起すと、各ステーシヨン間で正しいデータの
転送が行なわれなくなつてシステム全体の故障を
招くことになる。 そこで、本願発明者等は、第２図に示すフエイ
ルセイーフ装置を各ステーシヨン毎に設け、一部
のコンピユータが異常を起しても、システム全体
の機能停止を防止するようにしたマルチコンピユ
ータシステムを提案している。 すなわち、第２図に於いて、コンピユータステ
ーシヨンSiには、コンピユータユニツト１５、コ
ンピユータユニツト１５とデータライン１０との
間を接続するスイツチ回路１６、リセツト回路１
７、異常検出回路１８を設けており、第３図のタ
イムチヤートに示すように、時刻t1で電源スイツ
チ１２を投入すると、電源ライン１３を介してコ
ンピユータステーシヨンSiに電源が印加され、電
源投入直後の電源電圧の不安定状態を過ぎた所定
時間後の時刻t2でリセツト回路１７の出力がＨレ
ベルに立上つてコンピユータユニツト１５にイニ
シヤルリセツトをかけ、プログラム制御をスター
トさせる。プログラム制御が始まると、コンピユ
ータユニツト１５は、プログラムの定処理毎にレ
ベルが反転するプログラムラン信号PRを異常検
出回路１８に出力しており、PR信号の周期Ｔpが
一定周患内に納つていれば、正常動作を行なつて
いるものと判断して異常検出回路１８はＨレベル
出力を生じてスイツチ回路１６をオンし、コンピ
ユータユニツト１５をデータライン１０に接続し
ているが、例えば、時刻t3で処理異常を生じて
PR信号の周期が一定周期以上となつたときに
は、時刻t4で異常と判断して異常検出回路１８の
出力がＬレベルとなり、スイツチ回路１６をオフ
にしてコンピユータユニツト１５をデータライン
１０から切離す。このため、異常を起したコンピ
ユータユニツト１５からのデータは、他のステー
シヨンに転送できなくなるので、一部のステーシ
ヨンの異常によるシステム全体の機能停止が防止
される。 ところで、コンピユータユニツト１５で起きた
プログラム処理異常というソフトウエア的な異常
については、第２図のようにフエイルセイーフ装
置によりシステム全体の機能停止を確実に防止す
ることができるが、複数のコンピユータ装置を車
載するこの種のマルチコンピユータシステムで
は、他の車載機器、例えばエンジンの点火系、ソ
レノイドバルブ、モータ等から生じるサージ電圧
がデータライン１０を介してコンピユータユニツ
ト１５の出力回路に加わり易い。 このようなサージ電圧からコンピユータユニツ
ト１５の出力回路を保確するために、通常は、デ
ータライン１０の信号線をシールド線とし、且つ
サージ吸収回路を設けるようにしてサージ電圧の
低減を充分に図つているが、雷あるいは電圧線の
直下を通過するときのように、予想し得ない大き
なサージ電圧が加わつた場合には、データライン
１０からのサージ電圧によりコンピユータユニツ
ト１５の出力回路が破壊され、プログラム処理は
正常に行なわれていても、出力回路のハードウエ
イ的な故障により、他の正常なステーシヨン間で
のデータ転送が不可能になり、このため、１つの
コンピユータステーシヨンの出力回路の異常によ
りシステム全体の機能停止を招く恐れがある。 本発明は上記に鑑みてなされたもので、データ
ラインを共用するマルチコンピユータシステムに
於いて、一部のコンピユータのデータ出力回路の
異常によるシステム全体の誤作動を防止するた
め、プログラム制御を開始する前にコンピユータ
をデータラインから切り離し、切り離したコンピ
ユータに対して所定のパルスコードをデータ出力
回路を介して出力するように指令して、出力回路
からのパルスコードが正しければ、該コンピユー
タをデータラインに接続するようにしたものであ
る。 以下、本発明を図面に基づいて説明する。 第４図は本発明の一実施例を示したブロツク図
である。 まず構成を説明すると、１０は複数のステーシ
ヨンが接続されたデータライン、１１は直流電
源、１２は電源スイツチ、１３は電源ライン、１
４はグランドラインであり、また、コンピユータ
ステーシヨンSiにおいて、１５はコンピユータユ
ニツト、１６はFET等のアナログスイツチを用
いたスイツチ回路、１７は電源投入から一定時間
後にコンピユータユニツト１５にプログラム制御
の開始を指令するリセツト信号RESを出力する
リセツト回路であり、このような構成は従来回路
と同じになる。 この構成に加えて本発明によれば、コンピユー
タステーシヨンSiに、点線で囲んだ異常検出回路
２０が設けられ、異常検出回路２０は、コンピユ
ータユニツト１５の出力回路からの故障診断用パ
ルスコードPs及び、パルスコードPsの出力を許
容する異常検出許可信号Piを入力するアンドゲー
ト２１と、アンドゲート２１からのパルスコード
Psをラツチするシフトレジスタ２２と、シフト
レジスタ２２のシフトタイミング信号を作り出す
モノマルチ２３と、シフトレジスタ２２にラツチ
したパルスコードが所定のコードピツチとなつた
ときにＨレベル出力を生ずる符号検出器２４とで
構成され、コンピユータユニツト１５から出力さ
れる故障検出用パルスコードPsに基づいて、そ
の入出力回路の故障の有無を検出するようにして
いる。 また、コンピユータステーシヨンSiには、コン
ピユータユニツト１５とデータライン１０との接
続又は切り離しを行なうスイツチ回路１６の制御
手段として、RS−フリツプフロツプ（以下RS−
FFとする）２５が設けられ、RS−FF２５異常
検出回路２０の出力をセツト端子に、また、リセ
ツト回路１７のＨレベルへの立上りに応動して所
定パルス幅のバルスを出力するモノマルチ２６の
出力をリセツト端子Ｒにそれぞれ入力しており、
RS−FF２５のセツトで出力ＱがＨレベルとなつ
てスイツチ回路１６をオンし、そのリセツトで出
力ＱがＬレベルとなつてスイツチ回路１６をオフ
するようにしている。 次に、第５図のタイムチヤートを参照して動作
を説明する。 まず、コンピユータユニツト１５の先頭プログ
ラムには、制御プログラムに先端つて実行される
異常診断用パルスコードPs及び異常検出許可信
号Piの出力プログラムがセツトされているものと
する。 そこで、いま時刻t1で電源スイツチ１２を投入
したとすると、電源ライン１３を介して各ステー
シヨンに電源が印加され、コンピユータステーシ
ヨンSiを例にとると、電源投入による変動状態が
おさまる一定時間後の時刻t2でリセツト回路１７
の出力がＨレベルに立上り、コンピユータユニツ
ト１５にイニシヤルリセツトをかけて、プログラ
ム制御を開始させる。同時に、リセツト回路１７
のＨレベル出力で、モノマルチ２６がリセツトパ
ルスを出力してRS−FF２５をリセツトする。こ
のため、RS−FF２５の出力ＱはＬレベルとな
り、スイツチ回路１６をオフにしてコンピユータ
ユニツト１５をデータライン１０から切り離す。 一方、プログラム制御を開始したコンピユータ
ユニツト１５は、その先頭プログラムの実行によ
り時刻t2から異常検出許可信号Piを出力してアン
ドゲート２１を許容状態とし、同時に、故障診断
用パルスコードPsの出力を開始する。 この故障診断用パルスコードPsは、第５図に
示すように、パルス幅がτ１，τ２（但し、τ１
＞τ２）のように異るコードビツトパルスを組合
せた直列パルス信号となる。このパルスコード
Psがアンドゲート２１より出力されると、モノ
マルチ２３はパルス幅τ３（τ１＞τ３＞τ２）
のタイミングパルスPtを発生してシフトレジスタ
２２に印加し、シフトシステム２２はタイミング
パルスPtの立下りに同期してアンドゲート２１か
ら出力されるパルスコードPsを入力し、並列デ
ータとして出力する。 従つて、パルスコードPsの入力により時刻t2，
t3…t6の各時刻におけるシフトレジスタ２２の並
列出力は、次表のようになる。
ピユータシステムにおいて、コンピユータのデー
タ出力回路をデータラインから切り離して検査
し、異常がないときにデータラインに接続するよ
うにしてシステム全体の故障を防止するようにし
たマルチコンピユータシステムに関する。 近年、エンジン、空調装置等を電子制御するた
めコンピユータ装置の車載が増加しており、制御
量が増えるに従い一台のコンピユータでは、装置
が大型化して設置スペースの確保が難しく且つ配
線も複雑になり易いので、第１図に示すように、
複数のコンピユータに制御構能を分散したマルチ
コンピユータシステムは提案されている。 第１図において、S0，S1…，Ｓoのそれぞれは
独立した制御機能をもつコンピユータを有するス
テーシヨンであり、各ステーシヨンS0〜Ｓoはデ
ータライン１０により接続されていて、各ステー
シヨン間でデータの送受を行なうようにし、例え
ば、エンジン制御について、ステーシヨンS0で演
算したデータをステーシヨンS1に伝送し、ステー
シヨンS1ではステーシヨンS0からの演算データに
基づいてエンジン制御信号を出力するというよう
な分散処理を行なうようにしている。尚、１１は
直流電源、１２は電源スイツチ、１３は電源ライ
ン、１４はグランドラインである。 このようなマルチコンピユータシステムに於い
ては、一台のステーシヨンでプログラム処理に異
常を起すと、各ステーシヨン間で正しいデータの
転送が行なわれなくなつてシステム全体の故障を
招くことになる。 そこで、本願発明者等は、第２図に示すフエイ
ルセイーフ装置を各ステーシヨン毎に設け、一部
のコンピユータが異常を起しても、システム全体
の機能停止を防止するようにしたマルチコンピユ
ータシステムを提案している。 すなわち、第２図に於いて、コンピユータステ
ーシヨンSiには、コンピユータユニツト１５、コ
ンピユータユニツト１５とデータライン１０との
間を接続するスイツチ回路１６、リセツト回路１
７、異常検出回路１８を設けており、第３図のタ
イムチヤートに示すように、時刻t1で電源スイツ
チ１２を投入すると、電源ライン１３を介してコ
ンピユータステーシヨンSiに電源が印加され、電
源投入直後の電源電圧の不安定状態を過ぎた所定
時間後の時刻t2でリセツト回路１７の出力がＨレ
ベルに立上つてコンピユータユニツト１５にイニ
シヤルリセツトをかけ、プログラム制御をスター
トさせる。プログラム制御が始まると、コンピユ
ータユニツト１５は、プログラムの定処理毎にレ
ベルが反転するプログラムラン信号PRを異常検
出回路１８に出力しており、PR信号の周期Ｔpが
一定周患内に納つていれば、正常動作を行なつて
いるものと判断して異常検出回路１８はＨレベル
出力を生じてスイツチ回路１６をオンし、コンピ
ユータユニツト１５をデータライン１０に接続し
ているが、例えば、時刻t3で処理異常を生じて
PR信号の周期が一定周期以上となつたときに
は、時刻t4で異常と判断して異常検出回路１８の
出力がＬレベルとなり、スイツチ回路１６をオフ
にしてコンピユータユニツト１５をデータライン
１０から切離す。このため、異常を起したコンピ
ユータユニツト１５からのデータは、他のステー
シヨンに転送できなくなるので、一部のステーシ
ヨンの異常によるシステム全体の機能停止が防止
される。 ところで、コンピユータユニツト１５で起きた
プログラム処理異常というソフトウエア的な異常
については、第２図のようにフエイルセイーフ装
置によりシステム全体の機能停止を確実に防止す
ることができるが、複数のコンピユータ装置を車
載するこの種のマルチコンピユータシステムで
は、他の車載機器、例えばエンジンの点火系、ソ
レノイドバルブ、モータ等から生じるサージ電圧
がデータライン１０を介してコンピユータユニツ
ト１５の出力回路に加わり易い。 このようなサージ電圧からコンピユータユニツ
ト１５の出力回路を保確するために、通常は、デ
ータライン１０の信号線をシールド線とし、且つ
サージ吸収回路を設けるようにしてサージ電圧の
低減を充分に図つているが、雷あるいは電圧線の
直下を通過するときのように、予想し得ない大き
なサージ電圧が加わつた場合には、データライン
１０からのサージ電圧によりコンピユータユニツ
ト１５の出力回路が破壊され、プログラム処理は
正常に行なわれていても、出力回路のハードウエ
イ的な故障により、他の正常なステーシヨン間で
のデータ転送が不可能になり、このため、１つの
コンピユータステーシヨンの出力回路の異常によ
りシステム全体の機能停止を招く恐れがある。 本発明は上記に鑑みてなされたもので、データ
ラインを共用するマルチコンピユータシステムに
於いて、一部のコンピユータのデータ出力回路の
異常によるシステム全体の誤作動を防止するた
め、プログラム制御を開始する前にコンピユータ
をデータラインから切り離し、切り離したコンピ
ユータに対して所定のパルスコードをデータ出力
回路を介して出力するように指令して、出力回路
からのパルスコードが正しければ、該コンピユー
タをデータラインに接続するようにしたものであ
る。 以下、本発明を図面に基づいて説明する。 第４図は本発明の一実施例を示したブロツク図
である。 まず構成を説明すると、１０は複数のステーシ
ヨンが接続されたデータライン、１１は直流電
源、１２は電源スイツチ、１３は電源ライン、１
４はグランドラインであり、また、コンピユータ
ステーシヨンSiにおいて、１５はコンピユータユ
ニツト、１６はFET等のアナログスイツチを用
いたスイツチ回路、１７は電源投入から一定時間
後にコンピユータユニツト１５にプログラム制御
の開始を指令するリセツト信号RESを出力する
リセツト回路であり、このような構成は従来回路
と同じになる。 この構成に加えて本発明によれば、コンピユー
タステーシヨンSiに、点線で囲んだ異常検出回路
２０が設けられ、異常検出回路２０は、コンピユ
ータユニツト１５の出力回路からの故障診断用パ
ルスコードPs及び、パルスコードPsの出力を許
容する異常検出許可信号Piを入力するアンドゲー
ト２１と、アンドゲート２１からのパルスコード
Psをラツチするシフトレジスタ２２と、シフト
レジスタ２２のシフトタイミング信号を作り出す
モノマルチ２３と、シフトレジスタ２２にラツチ
したパルスコードが所定のコードピツチとなつた
ときにＨレベル出力を生ずる符号検出器２４とで
構成され、コンピユータユニツト１５から出力さ
れる故障検出用パルスコードPsに基づいて、そ
の入出力回路の故障の有無を検出するようにして
いる。 また、コンピユータステーシヨンSiには、コン
ピユータユニツト１５とデータライン１０との接
続又は切り離しを行なうスイツチ回路１６の制御
手段として、RS−フリツプフロツプ（以下RS−
FFとする）２５が設けられ、RS−FF２５異常
検出回路２０の出力をセツト端子に、また、リセ
ツト回路１７のＨレベルへの立上りに応動して所
定パルス幅のバルスを出力するモノマルチ２６の
出力をリセツト端子Ｒにそれぞれ入力しており、
RS−FF２５のセツトで出力ＱがＨレベルとなつ
てスイツチ回路１６をオンし、そのリセツトで出
力ＱがＬレベルとなつてスイツチ回路１６をオフ
するようにしている。 次に、第５図のタイムチヤートを参照して動作
を説明する。 まず、コンピユータユニツト１５の先頭プログ
ラムには、制御プログラムに先端つて実行される
異常診断用パルスコードPs及び異常検出許可信
号Piの出力プログラムがセツトされているものと
する。 そこで、いま時刻t1で電源スイツチ１２を投入
したとすると、電源ライン１３を介して各ステー
シヨンに電源が印加され、コンピユータステーシ
ヨンSiを例にとると、電源投入による変動状態が
おさまる一定時間後の時刻t2でリセツト回路１７
の出力がＨレベルに立上り、コンピユータユニツ
ト１５にイニシヤルリセツトをかけて、プログラ
ム制御を開始させる。同時に、リセツト回路１７
のＨレベル出力で、モノマルチ２６がリセツトパ
ルスを出力してRS−FF２５をリセツトする。こ
のため、RS−FF２５の出力ＱはＬレベルとな
り、スイツチ回路１６をオフにしてコンピユータ
ユニツト１５をデータライン１０から切り離す。 一方、プログラム制御を開始したコンピユータ
ユニツト１５は、その先頭プログラムの実行によ
り時刻t2から異常検出許可信号Piを出力してアン
ドゲート２１を許容状態とし、同時に、故障診断
用パルスコードPsの出力を開始する。 この故障診断用パルスコードPsは、第５図に
示すように、パルス幅がτ１，τ２（但し、τ１
＞τ２）のように異るコードビツトパルスを組合
せた直列パルス信号となる。このパルスコード
Psがアンドゲート２１より出力されると、モノ
マルチ２３はパルス幅τ３（τ１＞τ３＞τ２）
のタイミングパルスPtを発生してシフトレジスタ
２２に印加し、シフトシステム２２はタイミング
パルスPtの立下りに同期してアンドゲート２１か
ら出力されるパルスコードPsを入力し、並列デ
ータとして出力する。 従つて、パルスコードPsの入力により時刻t2，
t3…t6の各時刻におけるシフトレジスタ２２の並
列出力は、次表のようになる。
【表】
ここで、符号検出器２４を、（Ｈ，Ｈ，Ｌ，
Ｈ）の入力が得られるときにＨレベル出力を生ず
るロジツクで組んでいたとすると、時刻t6のタイ
ミングで符号検出器２４はＨレベル出力を生じ
て、それまでリセツト状態にあつたRS−FF２５
をセツトし、RS−FF２５の出力ＱがＨレベルと
なることでスイツチ回路１６をオンしてコンピユ
ータユニツト１５をデータライン１０に接続す
る。 時刻t7に至ると、コンピユータユニツト１５か
らの異常検出許可信号PiはＬレベルに戻り、その
ため、シフトレジスタ２２にリセツトが掛けられ
て、その並列出力は全てＬレベルに戻り、符号検
出器２４の出力もＬレベルに戻つて、正常動作状
態に移行する。 すなわち、コンピユータユニツト１５の入出力
回路に故障がなければ、上述のように、異常検出
処理を実行するためにデータラインから切り離さ
れているコンピユータユニツト１５を、故障診断
用パルスコードPsの出力が正しく行なわれたこ
とを確認してからデータライン１０に接続し、他
のステーシヨンとの間でのデータ転送を行なわせ
るようになる。 一方、サージ電圧等により、コンピユータユニ
ツト１５の入出力回路に故障が起きている場合に
は、第５図に示したようなパルスコードPsが全
く出力されないか、或いは、出力されたとしても
波形の乱れにより、前記の表に示した所定のコー
ドビツトがシフトレジスタ２２から出力されず、
異常検出許可信号PiがＨレベルとなつている一定
時間のあいだに、符号検出器２４のＨレベル出力
が得られないので、RS−FF２５はリセツトされ
たままとなり、その結果、入出力回路に故障を起
しているコンピユータステーシヨンは、データラ
イン１０から切り離されたままとなり、他のステ
ーシヨンに誤つたデータを転送することがないの
で、システム全体の機能停止は確実に防止され
る。 また、本発明のマルチコンピユータシステムの
各ステーシヨン間でのデータ転送は、第６図に示
すデータフオーマツトに示すように、データライ
ンの使用は各ステーシヨンS0〜Ｓo毎に時分割で
割当てられ、また、各データフオーマツトは、ス
タートマーク、送り先データ、情報、及びエンド
マークで構成されているので、もし異常によりデ
ータラインから切り離されたステーシヨンがあつ
ても、他の正常なステーシヨン間でのデータ転送
に対する影響は全くない。 更に、異常によりデータラインから切り離され
たステーシヨンがあるときには、このステーシヨ
ンに割当てた時間のあいだは、いずれのステーシ
ヨンにおいても転送データの受信が行なわれない
ので、この割当て時間から異常を起しているステ
ーシヨンを知ることができ、正常なコンピユータ
によるバツクアツプ処理が可能になる。 尚、上記の実施例は、第１図に示したプログラ
ム異常を検出して一時的にコンピユータステーシ
ヨンをデータラインから切り離すフエイルセーフ
装置との併用をもつて実用化されるものであり、
その結果、ソフトとハードの両面についてのフエ
イルセーフを行なうように用いられる。 以上説明してきたように、本発明によれば、そ
の構成を、複数のコンピユータでデータラインを
共用するマルチコンピユーシステムに於いて、割
当てられたプログラム制御を開始する前に、コン
ピユータをデータラインから切り離して故障検出
用のパルスコードを出力させ、正しいパルスコー
ドの出力を判別してからデータラインに接続する
ようにしたため、一部のステーシヨンにおけるコ
ンピユータの入出力回路の故障に起因したデータ
転送不能又は転送したデータのエラーによるシス
テム全体の機能停止を確実に防止することがで
き、しかも、ステーシヨンの異常を検出してデー
タラインから切り離す操作は、制御プログラムを
実行する前の短い時間に済すことができるので、
制御スタートの遅れはほとんどなく、また、正常
な他のステーシヨンで切り離しているステーシヨ
ンの判別ができるので、異常ステーシヨンに割当
ている制御プログラムのバツクアツプ処理が可能
であり、更に、異常ステーシヨンのデータライン
からの切り離しは、他の正常なステーシヨン間で
のデータ転送を妨げることがないという効果が得
られる。
Ｈ）の入力が得られるときにＨレベル出力を生ず
るロジツクで組んでいたとすると、時刻t6のタイ
ミングで符号検出器２４はＨレベル出力を生じ
て、それまでリセツト状態にあつたRS−FF２５
をセツトし、RS−FF２５の出力ＱがＨレベルと
なることでスイツチ回路１６をオンしてコンピユ
ータユニツト１５をデータライン１０に接続す
る。 時刻t7に至ると、コンピユータユニツト１５か
らの異常検出許可信号PiはＬレベルに戻り、その
ため、シフトレジスタ２２にリセツトが掛けられ
て、その並列出力は全てＬレベルに戻り、符号検
出器２４の出力もＬレベルに戻つて、正常動作状
態に移行する。 すなわち、コンピユータユニツト１５の入出力
回路に故障がなければ、上述のように、異常検出
処理を実行するためにデータラインから切り離さ
れているコンピユータユニツト１５を、故障診断
用パルスコードPsの出力が正しく行なわれたこ
とを確認してからデータライン１０に接続し、他
のステーシヨンとの間でのデータ転送を行なわせ
るようになる。 一方、サージ電圧等により、コンピユータユニ
ツト１５の入出力回路に故障が起きている場合に
は、第５図に示したようなパルスコードPsが全
く出力されないか、或いは、出力されたとしても
波形の乱れにより、前記の表に示した所定のコー
ドビツトがシフトレジスタ２２から出力されず、
異常検出許可信号PiがＨレベルとなつている一定
時間のあいだに、符号検出器２４のＨレベル出力
が得られないので、RS−FF２５はリセツトされ
たままとなり、その結果、入出力回路に故障を起
しているコンピユータステーシヨンは、データラ
イン１０から切り離されたままとなり、他のステ
ーシヨンに誤つたデータを転送することがないの
で、システム全体の機能停止は確実に防止され
る。 また、本発明のマルチコンピユータシステムの
各ステーシヨン間でのデータ転送は、第６図に示
すデータフオーマツトに示すように、データライ
ンの使用は各ステーシヨンS0〜Ｓo毎に時分割で
割当てられ、また、各データフオーマツトは、ス
タートマーク、送り先データ、情報、及びエンド
マークで構成されているので、もし異常によりデ
ータラインから切り離されたステーシヨンがあつ
ても、他の正常なステーシヨン間でのデータ転送
に対する影響は全くない。 更に、異常によりデータラインから切り離され
たステーシヨンがあるときには、このステーシヨ
ンに割当てた時間のあいだは、いずれのステーシ
ヨンにおいても転送データの受信が行なわれない
ので、この割当て時間から異常を起しているステ
ーシヨンを知ることができ、正常なコンピユータ
によるバツクアツプ処理が可能になる。 尚、上記の実施例は、第１図に示したプログラ
ム異常を検出して一時的にコンピユータステーシ
ヨンをデータラインから切り離すフエイルセーフ
装置との併用をもつて実用化されるものであり、
その結果、ソフトとハードの両面についてのフエ
イルセーフを行なうように用いられる。 以上説明してきたように、本発明によれば、そ
の構成を、複数のコンピユータでデータラインを
共用するマルチコンピユーシステムに於いて、割
当てられたプログラム制御を開始する前に、コン
ピユータをデータラインから切り離して故障検出
用のパルスコードを出力させ、正しいパルスコー
ドの出力を判別してからデータラインに接続する
ようにしたため、一部のステーシヨンにおけるコ
ンピユータの入出力回路の故障に起因したデータ
転送不能又は転送したデータのエラーによるシス
テム全体の機能停止を確実に防止することがで
き、しかも、ステーシヨンの異常を検出してデー
タラインから切り離す操作は、制御プログラムを
実行する前の短い時間に済すことができるので、
制御スタートの遅れはほとんどなく、また、正常
な他のステーシヨンで切り離しているステーシヨ
ンの判別ができるので、異常ステーシヨンに割当
ている制御プログラムのバツクアツプ処理が可能
であり、更に、異常ステーシヨンのデータライン
からの切り離しは、他の正常なステーシヨン間で
のデータ転送を妨げることがないという効果が得
られる。
第１図はマルチコンピユータシステムの概要を
示したブロツク図、第２図は本願発明者等が提案
しているソフト異常に対するフエイルセーフ装置
のブロツク図、第３図は第２図の装置の処理動作
を示したタイムチヤート図、第４図は本発明の一
実施例を示したブロツク図、第５図は第４図の実
施例の処理動作を示してタイムチヤート図、第６
図は本発明のシステムにおけるデータ転送で用い
たデータフオーマツトの説明図である。 １０……データライン、１１……直流電源、１
２……電源スイツチ、１３……電源ライン、１４
……グランドライン、１５……コンピユータユニ
ツト、１６……スイツチ回路、１７……リセツト
回路、１８，２０……異常検出回路、２１……ア
ンドゲート、２２……シフトレジスタ、２３，２
６……モノマルチ、２４……符号検出器、２５…
…RS−FF。
示したブロツク図、第２図は本願発明者等が提案
しているソフト異常に対するフエイルセーフ装置
のブロツク図、第３図は第２図の装置の処理動作
を示したタイムチヤート図、第４図は本発明の一
実施例を示したブロツク図、第５図は第４図の実
施例の処理動作を示してタイムチヤート図、第６
図は本発明のシステムにおけるデータ転送で用い
たデータフオーマツトの説明図である。 １０……データライン、１１……直流電源、１
２……電源スイツチ、１３……電源ライン、１４
……グランドライン、１５……コンピユータユニ
ツト、１６……スイツチ回路、１７……リセツト
回路、１８，２０……異常検出回路、２１……ア
ンドゲート、２２……シフトレジスタ、２３，２
６……モノマルチ、２４……符号検出器、２５…
…RS−FF。
Claims (1)
- １ 複数のコンピユータでデータラインを共用す
るマルチコンピユータシステムに於いて、プログ
ラム制御を開始する前に、コンピユータをデータ
ラインから切り離して所定のパルスコードをデー
タ出力回路を介して出力するように指令する指令
手段と、該指令手段が指令したときに、データ出
力回路からのパルスコードが正しいかどうかを判
別し、正しければ上記コンピユータをデータライ
ンに接続する手段を、上記マルチコンピユータシ
ステムのうちの少なくとも１つのコンピユータに
備えたことを特徴とするマルチコンピユータシス
テム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025461A JPS57139861A (en) | 1981-02-25 | 1981-02-25 | Multicomputer system |
| DE8282101243T DE3278517D1 (en) | 1981-02-25 | 1982-02-18 | Multiple computer system |
| EP82101243A EP0058948B1 (en) | 1981-02-25 | 1982-02-18 | Multiple computer system |
| US06/349,844 US4621322A (en) | 1981-02-25 | 1982-02-18 | CPU self-test system including the capability of disconnecting a faulty CPU from the common bus of a plural CPU system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56025461A JPS57139861A (en) | 1981-02-25 | 1981-02-25 | Multicomputer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57139861A JPS57139861A (en) | 1982-08-30 |
| JPS6128142B2 true JPS6128142B2 (ja) | 1986-06-28 |
Family
ID=12166660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56025461A Granted JPS57139861A (en) | 1981-02-25 | 1981-02-25 | Multicomputer system |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4621322A (ja) |
| EP (1) | EP0058948B1 (ja) |
| JP (1) | JPS57139861A (ja) |
| DE (1) | DE3278517D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3514079C2 (de) * | 1984-04-19 | 1995-05-18 | Nissan Motor | Ausfallsicherungsschaltung |
| FR2571872B1 (fr) * | 1984-10-15 | 1987-02-20 | Sagem | Dispositif d'alimentation electrique de microprocesseurs |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
| JPS61206048A (ja) * | 1985-03-11 | 1986-09-12 | Fujitsu Ltd | デ−タ処理システムの立上げ方式 |
| US4757474A (en) * | 1986-01-28 | 1988-07-12 | Fujitsu Limited | Semiconductor memory device having redundancy circuit portion |
| JPH06187257A (ja) * | 1992-12-17 | 1994-07-08 | Fujitsu Ltd | システムバス制御方式 |
| US5655083A (en) * | 1995-06-07 | 1997-08-05 | Emc Corporation | Programmable rset system and method for computer network |
| US5940586A (en) * | 1995-10-16 | 1999-08-17 | International Business Machines Corporation | Method and apparatus for detecting the presence of and disabling defective bus expansion devices or Industry Standard Architecture (ISA) adapters |
| JPH10269100A (ja) * | 1997-03-25 | 1998-10-09 | Mitsubishi Electric Corp | ボード配線故障検出装置 |
| US6414505B1 (en) * | 1999-11-03 | 2002-07-02 | Compaq Information Technologies Group, L.P. | Multiboard run-in tester for PCI expansions |
| FR2804211B1 (fr) * | 2000-01-21 | 2002-04-19 | Renault | Procede de diagnostic d'un vehicule par un systeme de diagnostic embarque |
| DE10119215A1 (de) * | 2001-04-19 | 2002-10-24 | Berchtold Holding Gmbh | Operationsleuchte |
| JP2010140361A (ja) * | 2008-12-12 | 2010-06-24 | Fujitsu Microelectronics Ltd | コンピュータシステム及び異常検出回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145734A (en) * | 1975-04-22 | 1979-03-20 | Compagnie Honeywell Bull (Societe Anonyme) | Method and apparatus for implementing the test of computer functional units |
| US4191996A (en) * | 1977-07-22 | 1980-03-04 | Chesley Gilman D | Self-configurable computer and memory system |
| JPS5494850A (en) * | 1978-01-11 | 1979-07-26 | Nissan Motor | Arithmetic processor |
| US4181940A (en) * | 1978-02-28 | 1980-01-01 | Westinghouse Electric Corp. | Multiprocessor for providing fault isolation test upon itself |
| FR2440032A1 (fr) * | 1978-10-25 | 1980-05-23 | Standard Telephones Cables Ltd | Methode de detection de defauts dans un systeme de traitement de donnees a multiprocesseur |
| JPS594050B2 (ja) * | 1979-01-25 | 1984-01-27 | 日本電気株式会社 | 情報処理システム |
| US4306288A (en) * | 1980-01-28 | 1981-12-15 | Nippon Electric Co., Ltd. | Data processing system with a plurality of processors |
| US4330826A (en) * | 1980-02-05 | 1982-05-18 | The Bendix Corporation | Synchronizer and synchronization system for a multiple computer system |
| US4412281A (en) * | 1980-07-11 | 1983-10-25 | Raytheon Company | Distributed signal processing system |
| US4402507A (en) * | 1980-10-31 | 1983-09-06 | Hudson Robert H | Ball-tossing device |
-
1981
- 1981-02-25 JP JP56025461A patent/JPS57139861A/ja active Granted
-
1982
- 1982-02-18 EP EP82101243A patent/EP0058948B1/en not_active Expired
- 1982-02-18 US US06/349,844 patent/US4621322A/en not_active Expired - Fee Related
- 1982-02-18 DE DE8282101243T patent/DE3278517D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0058948B1 (en) | 1988-05-18 |
| EP0058948A2 (en) | 1982-09-01 |
| EP0058948A3 (en) | 1985-01-16 |
| DE3278517D1 (en) | 1988-06-23 |
| JPS57139861A (en) | 1982-08-30 |
| US4621322A (en) | 1986-11-04 |
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