JPS6128140B2 - - Google Patents
Info
- Publication number
- JPS6128140B2 JPS6128140B2 JP55175430A JP17543080A JPS6128140B2 JP S6128140 B2 JPS6128140 B2 JP S6128140B2 JP 55175430 A JP55175430 A JP 55175430A JP 17543080 A JP17543080 A JP 17543080A JP S6128140 B2 JPS6128140 B2 JP S6128140B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- stage
- time
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000010606 normalization Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
Description
【発明の詳細な説明】
本発明は命令制御装置に関し、特に命令制御装
置の命令パイプラインにおいて、演算実行時のパ
イプラインをリード段階とライト段階の中間に中
間のレジスタを設けて演算命令を一時的に保持す
るようにしてエレメント数が少ないかあるいは１
エレメントあたりの処理時間の長い命令が続いて
も効率よくデータ処理が遂行できるようにした命
令制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an instruction control device, and in particular, in an instruction pipeline of an instruction control device, an intermediate register is provided between a read stage and a write stage of the pipeline during arithmetic execution to temporarily store arithmetic instructions. If the number of elements is small or 1,
The present invention relates to an instruction control device that can efficiently perform data processing even when instructions that require a long processing time per element continue.
高速データ処理装置の分野では、命令の処理
を、命令語の取出し（Fetch，Ｆ）、その解
読（Decode，Ｄ）、命令実行（Execute，Ｅ）
の３段階に分けてこれを第１図に示す如く、パイ
プライン処理することが一般に行なわれている。
即ち、先行の命令１が命令実行Ｅを行なつている
とき次の命令２は命令の解読Ｄを行ない。さらに
次の命令３は命令語取出Ｆを行なうというよう
に、各段階を同時に処理する。 In the field of high-speed data processing equipment, instruction processing is performed by fetching the instruction word (Fetch, F), decoding it (Decode, D), and executing the instruction (Execute, E).
Generally, this is divided into three stages and pipeline processing is performed as shown in FIG.
That is, when the preceding instruction 1 is executing instruction E, the next instruction 2 is executing instruction decoding D. Further, the next instruction 3 performs instruction word fetch F, and so on, each step is processed simultaneously.
そしてベクトル命令を処理するベクトル演算装
置では、命令実行は多数のエレメントデータを処
理するために一つのデータの処理が終つてから次
のデータの処理を始めていたのでは処理時間が長
くなる。そこでこの命令実行段階では多数のエレ
メントデータをパイプライン処理することが行な
われる。 In a vector arithmetic device that processes vector instructions, instruction execution processes a large number of element data, so if the processing of the next data is started after the processing of one data is completed, the processing time becomes long. Therefore, in this instruction execution stage, a large number of element data are subjected to pipeline processing.
例えば加算を行なう場合には、第２図に示す如
く、演算処理部における命令実行は、データの
読出し（Read）、両オペランドの指数比較
（Compare）、指数を合わせるためのシフト
（Alignment）、加算（Add）、補正後正規化
のためのシフト（Post Shift）、データの書込
み（Write）の６段階に分けられる。したがつて
複数のエレメントを１つの命令で処理するベクト
ル命令をパイプライン演算器で処理すると、上記
第２図に示す如く、一番先行のエレメントl1に関
して、最終段階である書込処理が行なわれると
き、次のエレメントl2はポストシフト処理が行な
われ、エレメントl3は加算処理が行なわれ、エレ
メントl4についてはアライメント処理が行なわ
れ、エレメントl5については指数処理が行なわ
れ、そしてエレメントl5については読出処理が行
なわれ、このような各処理がエレメントlnについ
て順次行なわれる。そしてその結果、ベクトル命
令で例えば加算を行なう場合には、１命令につい
て、第３図の如き平行四辺形で表示されるような
処理が遂行されることになる。 For example, when performing addition, as shown in Figure 2, the instruction execution in the arithmetic processing unit involves reading data (Read), comparing the exponents of both operands (Compare), shifting the exponents to match (Alignment), and adding It is divided into six stages: (Add), shift for normalization after correction (Post Shift), and data writing (Write). Therefore, when a vector instruction that processes multiple elements in one instruction is processed by a pipeline arithmetic unit, as shown in Figure 2 above, the final stage of write processing is performed for the most preceding element l1 . When the next element l 2 is postshifted, element l 3 is added, element l 4 is aligned, element l 5 is indexed, and element A read process is performed for l5 , and each of these processes is sequentially performed for element ln. As a result, when a vector instruction is used to perform addition, for example, a process represented by a parallelogram as shown in FIG. 3 is performed for one instruction.
そしてさらにデータ処理速度を増大するため
に、第４図に示す如く、命令実行段階の命令パイ
プラインを読出しからポストシフトまでを管理す
るリード段階（ＥR）と演算結果のデータ書込み
を管理するライト段階（ＥW）とにわけて管理す
る方法が用いられている。このようにすると、命
令１の最終エレメントがリード段階ＥR1をすぎ、
かつ命令１がライト段階ＥW1にある時刻T2で、
次の命令２のリード段階ＥR2を開始することがで
き、命令１と命令２との間の遊び時間が生じ難く
することができる。 In order to further increase the data processing speed, as shown in FIG . A method of management is used in which it is divided into stages ( EW ). In this way, the final element of instruction 1 passes the read stage E R1 ,
and at time T 2 when instruction 1 is in write stage E W1 ,
The read stage E R2 of the next instruction 2 can be started, and idle time between instructions 1 and 2 can be made less likely to occur.
しかしながらこのような場合でも、第５図に示
す如く、例えば１エレメントデータの読出しから
書込みまでの時間に比して１命令全体のエレメン
ト数が少ない場合には、先の命令がライト段階に
入つておらず、次の命令が投入できず、命令間に
遊びが生ずることがある。すなわち、第５図にお
いて、時刻T1で命令０のライト段階ＥW0が開始
され、かつ命令１のリード段階ＥR1が開始されて
いるとき、命令１の読出すべきエレメント数が少
ない場合には時刻T2でその読出しが終了するも
ののこのときは先行の命令０における書込段階Ｅ
W0が終了していないので、命令１の読出段階ＥR1
で保持している命令をその書込段階用のステージ
のレジスタに転送することができない。そして時
刻T3において先行の命令０の書込段階ＥW0が終
了したとき命令１が書込段階ＥW1に入ることがで
き、これによりそれまで命令１の読出段階ＥR1が
使用していた読出段階用のステージのレジスタが
空くことになる。それ故、時刻T3において次の
命令２の読出段階ＥR2が開始されることになる。
この結果、時刻T2からT3までの期間ｔの間遊び
が生ずることになる。 However, even in such a case, as shown in FIG. 5, if the number of elements in one instruction is small compared to the time from reading to writing one element data, the previous instruction enters the write stage. Therefore, the next instruction cannot be input, and a gap may occur between instructions. That is, in FIG. 5, when the write stage E W0 of instruction 0 is started at time T 1 and the read stage E R1 of instruction 1 is started, if the number of elements to be read by instruction 1 is small, Although the reading ends at time T 2 , at this time the writing stage E in the preceding instruction 0
Since W0 has not finished, the read stage E R1 of instruction 1
It is not possible to transfer the instructions held in the register to the register of the stage for the write stage. Then, at time T 3 , when the write phase E W0 of the preceding instruction 0 ends, instruction 1 can enter the write phase E W1 , thereby allowing the read phase E R1 of instruction 1 to use the The stage register for the stage becomes free. Therefore, at time T 3 the read phase E R2 of the next instruction 2 will begin.
As a result, play occurs during the period t from time T 2 to T 3 .
したがつて本発明は、このような場合でも上記
の如き遊び期間が生じないようにして一層高速の
データ処理ができるように構成した命令制御装置
を提供することを目的とするものであり、このた
めに本発明による命令制御装置ではデータ処理部
をパイプライン構造としたベクトル命令を処理す
るデータ処理装置において、処理すべきデータの
読取り制御を行なう命令がセツトされる第１の命
令セツトレジスタと、処理結果のデータの書込み
制御を行なう命令がセツトされる第２の命令セツ
トレジスタと、複数の中間レジスタを設けるとと
もに該中間レジスタを上記第１の命令セツトレジ
スタと第２の命令セツトレジスタの中間の位置に
配置し、データの読取り制御が終了した命令を上
記第１の命令セツトレジスタから中間レジスタの
１つに移動する第１の選択手段と、上記中間レジ
スタのうちの１つの命令を第２の命令セツトレジ
スタにセツトする第２の選択手段とを備えたこと
を特徴とする。 Therefore, it is an object of the present invention to provide an instruction control device configured so that even in such a case, the idle period as described above does not occur and data processing can be performed at a higher speed. Therefore, in the instruction control device according to the present invention, in a data processing device that processes vector instructions with a data processing section having a pipeline structure, a first instruction set register in which an instruction for controlling reading of data to be processed is set; A second instruction set register in which an instruction for controlling writing of data as a result of processing is set, and a plurality of intermediate registers are provided, and the intermediate register is located between the first instruction set register and the second instruction set register. a first selecting means for moving an instruction placed at a position and for which data reading control has been completed from the first instruction set register to one of the intermediate registers; It is characterized by comprising a second selection means for setting in the instruction set register.
以下本発明の一実施例を第６図および第７図に
もとづき説明する。 An embodiment of the present invention will be described below with reference to FIGS. 6 and 7.
第６図は本発明の一実施例構成を示し、第７図
はその動作説明図である。 FIG. 6 shows the configuration of an embodiment of the present invention, and FIG. 7 is an explanatory diagram of its operation.
図中、１はリード・ステージ・レジスタ、２は
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタである。 In the figure, 1 is a read stage register, 2 is a first counter, 3 is a first start up register, 4 is a second start up register, and 5
is a third start up register, 6 is a second counter, 7 to 9 are AND circuits, and 10 is a write stage register.
リード・ステージ・レジスタ１は、命令実行段
階における読出段階を管理する命令がセツトされ
るレジスタである。第１カウンタ２はリード・ス
テージ・レジスタ１にセツトされた命令の転送先
となるスタート・アツプ・レジスタを選択する選
択信号を発生するものであり、第１スタート・ア
ツプ・レジスタ３乃至第３スタート・アツプ・レ
ジスタ５はリード・ステージ・レジスタ１にセツ
トされた命令を一時的に保持するレジスタであ
る。第２カウンタ６はアンド回路７〜９を選択的
にオン状態に制御する制御信号を発生するもので
あり、ライト・ステージ・レジスタ１０は書込段
階を管理する命令がセツトされるレジスタであ
る。 Read stage register 1 is a register in which instructions for managing the read stage in the instruction execution stage are set. The first counter 2 generates a selection signal for selecting the start up register to which the instruction set in the read stage register 1 is transferred, and it - Up register 5 is a register that temporarily holds the instruction set in read stage register 1. The second counter 6 generates a control signal for selectively turning on the AND circuits 7 to 9, and the write stage register 10 is a register in which instructions for managing the write stage are set.
次に第６図の動作状態を第７図を参照しながら
説明する。 Next, the operating state of FIG. 6 will be explained with reference to FIG. 7.
(1) まず、リード・ステージ、レジスタ１には、
時刻T0に、このリード・ステージ・レジスタ
１に命令をセツトするＥRセツト信号が印加さ
れて命令がツトされ、これにもとずき読出段
階ＥR1の制御が行なわれる。そしてこの読出段
階ＥR1が時刻T1で終了すると、第１カウンタ
２にスタート・アツプ・レジスタのいずれか１
つに命令を保持させることを指示するＥSセツ
ト信号が印加される。これにより第１カウンタ
２は第１スタート・アツプ・レジスタ３にセツ
ト信号が伝達され、命令１は第１スタート・ア
ツプ・レジスタ３にセツトされる。このときリ
ード・ステージ・レジスタ１にＥRセツト信号
が印加され、命令がセツトされることにな
る。(1) First, in the read stage, register 1,
At time T0 , an E R set signal for setting an instruction is applied to this read stage register 1, the instruction is set, and the read stage E R1 is controlled based on this. When this readout stage E R1 ends at time T1 , the first counter 2 is loaded with one of the start-up registers.
An E S set signal is applied that instructs the command to be held. As a result, the first counter 2 transmits a set signal to the first start up register 3, and the instruction 1 is set in the first start up register 3. At this time, the ER set signal is applied to read stage register 1, and the instruction is set.
(2) 命令に関する演算処理が進み、時刻T2に
おいて書込段階ＥW1の制御が行なわれるとき、
ライト・ステージ・レジスタ１０に命令をセツ
トするＥWセツト信号が第２カウンタ６および
ライト・ステージ・レジスタ１０に印加され
る。同時に上記第２カウンタ６からアンド回路
７に論理「１」が伝達されるので、該アンド回
路７はオン状態になり、かくして第１スター
ト・アツプ・レジスタ３にセツトされていた命
令がアンド回路７を経由してライト・ステー
ジ・レジスタ１０にセツトされる。これにより
時刻T2から命令の書込段階ＥW1が行なわれ
る。またこの時刻T2で命令に関する読出段
階ＥR2が終了するのでＥSセツト信号が第１カ
ウンタ２に印加される。該第１カウンタ２は今
度は第２スタート・アツプ・レジスタ４にセツ
ト信号を印加するので、このときリード・ステ
ージ・レジスタ１にセツトされていた命令が
第２スタート・アツプ・レジスタ４にセツトさ
れることになる。そしてリード・ステージ・レ
ジスタ１にＥRセツト信号が印加されるので、
今度はこのリード・ステージ・レジスタ１に命
令がセツトされその読出段階ＥR3が開始され
る。(2) When the arithmetic processing related to the command progresses and the write stage E W1 is controlled at time T2 ,
An E W set signal is applied to the second counter 6 and the write stage register 10 to set an instruction in the write stage register 10 . At the same time, a logic "1" is transmitted from the second counter 6 to the AND circuit 7, so the AND circuit 7 is turned on, and thus the instruction set in the first start-up register 3 is transferred to the AND circuit 7. It is set in the write stage register 10 via the . As a result, the instruction writing stage E W1 is performed from time T 2 . Also, at this time T2, the read stage E R2 regarding the instruction ends, so the E S set signal is applied to the first counter 2. The first counter 2 in turn applies a set signal to the second start-up register 4, so the instruction that was set in the read stage register 1 at this time is set in the second start-up register 4. That will happen. Then, the E R set signal is applied to read stage register 1, so
This time, an instruction is set in this read stage register 1 and its read stage E R3 is started.
(3) 時刻T3において命令の読出段階ＥR3が終
了すると、ＥSセツト信号が第１カウンタ２に
印加されるので、該第１カウンタ２は第３スタ
ート・アツプ・レジスタ５にセツト信号を印加
する。これにより、このときリード・ステー
ジ・レジスタ１にセツトされていた命令が第
３スタート・アツプ・レジスタ５に保持される
ことになる。そしてリード・ステージ・レジス
タ１にＥRセツト信号が印加され、リード・ス
テージ・レジスタ１に命令がセツトされ、そ
の読出段階ＥR4が始まる。(3) When the reading stage E R3 of the instruction ends at time T 3 , the E S set signal is applied to the first counter 2, so that the first counter 2 applies the set signal to the third start-up register 5. Apply. As a result, the instruction set in read stage register 1 at this time is held in third start-up register 5. Then, the E R set signal is applied to the read stage register 1, an instruction is set in the read stage register 1, and the read stage E R4 begins.
(4) 時刻T4において命令の書込段階ＥW1が終
了するとＥWセツト信号が第２カウンタ６およ
びライト・ステージ・レジスタ１０に印加され
る。これにより第２カウンタ６はアンド回路８
に論理「１」を出力してこれをオン状態にす
る。かくして第２スタート・アツプ・レジスタ
４に保持されていた命令がライト・ステー
ジ・レジスタ１０にセツトされ、命令に関す
る書込段階ＥW2が始じまる。(4) When the write phase E W1 of the instruction ends at time T 4 , the E W set signal is applied to the second counter 6 and the write stage register 10 . As a result, the second counter 6 is controlled by the AND circuit 8.
outputs a logic "1" to turn it on. The instruction held in the second start-up register 4 is thus set in the write stage register 10, and the write phase E W2 for the instruction begins.
(5) 時刻T5において、命令に関する書込段階
ＥW2が終了すると、ＥWセツト信号が第２カウ
ンタ６およびライト・ステージ・レジスタ１０
に印加され、これにより第２カウンタ６はアン
ド回路９に「１」を出力する。かくして第３ス
タート・アツプ・レジスタ５にセツトされた命
令がライト・ステージ・レジスタ１０に保持
されて命令の書込段階ＥW3が開始される。こ
のときＥSセツト信号が第１カウンタ２に印加
されるので、第１カウンタ２は再び第１スター
ト・アツプ・レジスタ３にセツト信号を出力
し、第１スタート・アツプ・レジスタ３に命令
が保持される。(5) At time T5 , when the write phase E W2 for the instruction is completed, the E W set signal is sent to the second counter 6 and the write stage register 10.
As a result, the second counter 6 outputs "1" to the AND circuit 9. The instruction thus set in the third start-up register 5 is held in the write stage register 10, and the instruction write stage E W3 is started. At this time, the E S set signal is applied to the first counter 2, so the first counter 2 again outputs the set signal to the first start-up register 3, and the instruction is held in the first start-up register 3. be done.
(6) 時刻T6において命令に関する書込段階ＥW
３が終了すると、ＥWセツト信号が第２カウンタ
６およびライト・ステージ・レジスタ１０に印
加される。これにより第２カウンタ６は再びア
ンド回路７に「１」を出力する。かくして第１
スタート・アツプ・レジスタ３にセツトされた
命令がライト・ステージ・レジスタ１０に保
持されて命令の書込段階ＥW4が開始される。
そして時刻T7においてこの命令の書込段階
ＥW4が終了すると上記一連の命令〜命令に
対する処理を、遊び期間の生ずることなく処理
することができる。(6) Write phase E W for the command at time T 6
3 , the E W set signal is applied to the second counter 6 and the write stage register 10. As a result, the second counter 6 outputs "1" to the AND circuit 7 again. Thus the first
The instruction set in the start-up register 3 is held in the write stage register 10, and the instruction write stage E W4 is started.
When the writing stage E W4 of this instruction is completed at time T 7 , the above-mentioned series of instructions can be processed without any idle period.
以上説明の如く、結局本発明によれば命令実行
段階における読出段階と書込段階との間に、中間
レジスタを複数個設けてこれらに各命令を一時的
に保持するように構成してリード・ステージ・レ
ジスタとライト・ステージ・レジスタの有効利用
をはかることができるので、１エレメント・デー
タのリードからライトまでの時間に比して１命令
全体のエレメント数が少ない場合でも、各命令間
の遊びを生ずることなくデータ処理を行なうこと
ができる。特にロード命令やストア命令のよう
に、主記憶装置とのデータ交換を行なう命令で
は、主記憶装置に対するアクセスタイムが大きい
ため１エレメントの処理時間が大きくなり、この
ため従来のものでは各命令間に遊び期間が生ずる
ようなことがあつた欠点が、本発明により遊び期
間が生じることなくデータ処理を行なえるように
改善することができる。 As explained above, according to the present invention, a plurality of intermediate registers are provided between the read stage and the write stage in the instruction execution stage, and each instruction is temporarily held in these registers. Since the stage register and write stage register can be used effectively, even if the total number of elements in one instruction is small compared to the time from reading to writing one element data, play between each instruction is reduced. Data processing can be performed without causing any problems. In particular, for instructions that exchange data with the main memory, such as load and store instructions, the access time to the main memory is long, which increases the processing time for one element. The disadvantage that idle periods sometimes occur can be improved by the present invention so that data processing can be performed without generating idle periods.
なお上記の説明ではスタート・アツプ・レジス
タを３個使用した場合の例について行なつたが勿
論本発明はこれのみに限定されるものではない。 In the above description, an example was given in which three start-up registers were used, but the present invention is of course not limited to this.
第１図乃至第３図はベクトル演算装置の動作説
明図、第４図はベクトル演算装置の高速動作構成
の説明図、第５図はその問題点の説明図、第６図
は本発明の一実施例構成図、第７図はその動作説
明図である。
図中、１はリード・ステージ・レジスタ、２は
第１カウンタ、３は第１スタート・アツプ・レジ
スタ、４は第２スタート・アツプ・レジスタ、５
は第３スタート・アツプ・レジスタ、６は第２カ
ウンタ、７〜９はアンド回路、１０はライト・ス
テージ・レジスタをそれぞれ示す。
1 to 3 are explanatory diagrams of the operation of the vector arithmetic device, FIG. 4 is an explanatory diagram of the high-speed operation configuration of the vector arithmetic device, FIG. 5 is an explanatory diagram of the problems, and FIG. The configuration diagram of the embodiment and FIG. 7 are explanatory diagrams of its operation. In the figure, 1 is a read stage register, 2 is a first counter, 3 is a first start up register, 4 is a second start up register, and 5
6 is a third start up register, 6 is a second counter, 7 to 9 are AND circuits, and 10 is a write stage register.
Claims (1)
トル命令を処理するデータ処理装置において、処
理すべきデータの読取り制御を行なう命令がセツ
トされる第１の命令セツトレジスタと、処理結果
のデータの書込み制御を行なう命令がセツトされ
る第２の命令セツトレジスタと、複数の中間レジ
スタを設けるとともに該中間レジスタを上記第１
の命令セツトレジスタと第２の命令セツトレジス
タの中間の位置に配置し、データの読取り制御が
終了した命令を上記第１の命令セツトレジスタか
ら中間レジスタの１つに移動する第１の選択手段
と、上記中間レジスタのうちの１つの命令を第２
の命令セツトレジスタにセツトする第２の選択手
段とを備えたことを特徴とする命令制御装置。1. In a data processing device that processes vector instructions with a data processing unit having a pipeline structure, there is a first instruction set register in which instructions for controlling reading of data to be processed are set, and a first instruction set register for controlling writing of data as a result of processing. A second instruction set register in which instructions to be executed are set, and a plurality of intermediate registers are provided, and the intermediate registers are connected to the first instruction set register.
a first selecting means disposed at an intermediate position between the first instruction set register and the second instruction set register, and for moving an instruction for which data reading control has been completed from the first instruction set register to one of the intermediate registers; , the instruction of one of the above intermediate registers is
1. An instruction control device comprising: second selection means for setting an instruction set register in an instruction set register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543080A JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17543080A JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5798044A JPS5798044A (en) | 1982-06-18 |
| JPS6128140B2 true JPS6128140B2 (en) | 1986-06-28 |
Family
ID=15995960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17543080A Granted JPS5798044A (en) | 1980-12-12 | 1980-12-12 | Device for controlling instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5798044A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548284Y2 (en) * | 1985-08-21 | 1993-12-22 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367328A (en) * | 1976-11-29 | 1978-06-15 | Nec Corp | Order process system |
-
1980
- 1980-12-12 JP JP17543080A patent/JPS5798044A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5367328A (en) * | 1976-11-29 | 1978-06-15 | Nec Corp | Order process system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548284Y2 (en) * | 1985-08-21 | 1993-12-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5798044A (en) | 1982-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0374434B2 (en) | ||
| JPS6239780B2 (en) | ||
| US4812970A (en) | Microprogram control system | |
| JPH06161744A (en) | Processor using pipeline processing | |
| JPS6128140B2 (en) | ||
| JPS6161416B2 (en) | ||
| JPS60178580A (en) | Instruction control system | |
| KR100188374B1 (en) | Central processing unit and an arithmetic operation processing unit | |
| JPS6116112B2 (en) | ||
| JP2925842B2 (en) | Pipeline processing equipment | |
| JPS6116111B2 (en) | ||
| JP2982129B2 (en) | Micro program controller | |
| US5644745A (en) | Apparatus for replacing data availability information for an instruction subsequent to a branch with previous availability information upon branch prediction failure | |
| JPS6116114B2 (en) | ||
| JPH0654505B2 (en) | Parallel processor | |
| JP3271713B2 (en) | Micro instruction controller | |
| JPS63216172A (en) | Instruction call control system | |
| JP2636566B2 (en) | Pipeline control method | |
| JPS5896346A (en) | Hierarchical arithmetic system | |
| JPH0792902A (en) | Programmable controller | |
| US5123093A (en) | Operational processor for performing a memory access and an operational process in parallel | |
| JP2573711B2 (en) | Micro subroutine control method | |
| JPH0338613B2 (en) | ||
| JPH0238966B2 (en) | ||
| JPS6116113B2 (en) |