JPS61279929A - 関係演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、特に関係データベース処理で必要となる関
係演算を実行する関係演算処理装置に関する。

［発明の技術的背景とその問題点］ 関係データベースにおける主たる処理の１つに、２つの
リレーション間の関係演算がある。関係演算としては、
結合（Ｊｏｔｎ）、制約（Ｒｅｓｔｒｉｃ−ｔｉｏｎ）
　、射影（Ｐ　ｒＯｊｌｌｉｃｔｉｏｎ　）などが知ら
れている。この種の関係演算は、一般にソフトウェアに
より処理されていた。このため、関係演算に多大の処理
時間を要していた。そこで、上記した関係演算の高速化
が図れる専用のハードウェア装置の実現が要望されてい
た。

［発明の目的］ この発明は上記事情に鑑みてなされたものでその目的は
、関係演算が効率よく行なえる専用のハードウェアとし
ての関係演算処理装置を提供することにある。

この発明の他の目的は、演算条件が成立したリレーショ
ンレコードの出力に応じて更新されるカウンタを設け、
同カウンタのカウント値を用いることにより出力レコー
ドに新しい識別子を付加することができ、しかも出力レ
コード数が、同識別子で表現できる範囲を越えた場合に
は、動作を停止して上位装置に異常終了を通知できる関
係演算−処理装置を提供することにある。

［発明の概要〕 この発明では、第１のリレーションを格納する第１バッ
ファと、第２のリレーションを格納する第２バッファと
が設けられる。また、この発明では、演算種別を示すオ
ペレーションコード、および第１または第２バッファの
いずれか一方を指定するバッフ１指定ビツトを保持する
第１レジスタと、第１または第２バッファに格納される
リレーションを構成するレコード数を示すレコード数情
報を保持する第２レジスタと、第１または第２バッファ
に格納されるリレーションを構成するレコードのレコー
ド長を示すレコード長情報を保持する第３レジスタと、
上記リレーションの革−フィールド長を示すキーフィー
ルド長情報を保持する第４レジスタとが設けられる。

上記第１レジスタに保持されたオペレーションコードに
よりロード処理が指定されている場合、第１または第２
バッファのうち上記バッファ指定ビットで指定されたバ
ッファに、上記第２レジスタで指定されるレコード数、
および第３レジスタで指定されるレコード長で示される
データ量のリレーションが書込まれる。また、第１レジ
スタに保持されたオペレーションコードにより関係演算
　　　　　□・処理が指定されている場合にも、第１ま
たは第２バッファのうち上記バッファ指定ビットで指定
されたバッファに、上記第２レジスタで指定されるレコ
ード数、および第３レジスタで指定されるレコード出力
示されるデータ量のリレーションが書込まれる。但し、
関係演算処理が指定されている　　　　　）場合、上記
書込みと並行して、第１および第２バ　　　　　（ソフ
ァからそれぞれルーコードずつデータを続出すし１−ド
読出し動作が行なわれる・　　　　　　　　　　；また
、この発明では、第１バッファから続出されたルーコー
ド分のデータを一時格納する第３バソファと、第２バッ
ファから読出された１レコード分のデータを一時格納す
る第４バッファと、第１および第２バッファから読出さ
れた両レコードを第４レジスタで指定されているキーフ
ィールド間で比較する比較回路と、第１出力制御手段と
が設けられる。第１出力制御手段は、比較回路の比較結
果、および第４レジスタに保持されたオペレーションコ
ードに応じ、第１および第２バッファに対するアドレス
の更新制御を行なうと共に、第３および第４バッファに
一時格納された両レコードまたはいずれか一方のレコー
ドの外部への出力制御を行なう。

更に、この発明では、関係演算処理に際して入出力バス
より初期値設定が可能なカウンタと、カウンタ制御手段
と、オーバーフロー検出手段と、喚常終了通知手段と、
第２出力制御手段とが設け１１“ら石る。この第２出力
制御手段は、上記第１出カッ１− ；１ｉｌｌ制御手段によるレコード出力に際し、カウン
タの一内′容を出力レコードの識別子として外部に出力
する。また、カウンタ制御手段は、第１出力制御手段に
よるレコード出力に応じ、上記カウンタの力乙゛ウント
値を更新制御する。一方、オーバーフローご検出手段は
、カウンタ制御手段によるカウント更−′Ｊ゛ ′！新副制御タイミング上記カウンタからのキャリー１
ｒ 出力の有無を調べ、カウンタ・オーバーフローを検出す
る。異常終了通知手段は、オーバーフロー検出手段のオ
ーバーフロー検出結果に応じてシステム動作を停止し、
上位装置に異常終了を通知する。

［発明の実施例］ 第１図はこの発明の一実施例に係るマーシャ（関係演算
処理装置）１０の構成を示し、第２図は第１図のマーシ
ャ１０を適用する関係データベースエンジン（以下、Ｒ
ＤＢＥと称する）の構成を示す。第２図のＲＤＢＥにお
いて、１１はＲＤＢＥ全ｈ−” ；ｉヶ。ソータ１２は１２段のソート・セル１２−０〜
１２−１゛↓１．″からなり、最大４にレコードのソー
ト処理が行なえるようになっている。１３はソータ１２
の入力側に設けられ、ソート処理において比較対象とな
るキーフィールドをレコードの先頭に移動するなどのソ
ート前処理を行なうＩＮアライナ（ソート前処理装置）
、１４はＩＮアライナ１３のソート結果が正しいか否か
を監視するソート・チェッカである。

マーシャ１０は、ソート・チェッカ１４に接続され、ソ
ータ１２によりソート処理されている、１つ乃至２つの
リレーション間で、関係演算を高速に実行−するよ・う
に構成されている。ＩＮアライナ１３、ソー　タ１２、
ソート・チェッカ１４、およびマーシャ１０は、ソート
処理と、関係演算処理を連動して、入力データに同期し
たパイプライン処理を行なう専用ハードウェアであるエ
ンジン・コア１５を構成する。１６．１７はＲＤＢＥと
図示せぬ階層構造メモリサブシステム（以下、ＨＭと称
する）とのインタフェースを制御する８Ｍアダプタ（以
下、ＨＭＡと称する）である。ＨＭ　Ａ　１Ｇは、エン
ジン・コア１５へのデータの入力ボート、８ＭＡ１７は
エンジン・コア１５からのデータの出力ポートとして動
作する。１８はＣＰＵ１１の入出力バス、１９はＤＭＡ
バスである。入出力バス１８には、マーシャ１０を始め
とするエンジン・コア１５の各構成要素、ＣＰ　Ｕ　１
１、および８ＭＡ１６．１７が接続され、ＤＭＡバス１
９には、ＣＰ　Ｕ　ｉｌおよび８ＭＡ１６．１７が接続
される。

マーシャ１０は、第１図に示すように、演算部ＯＰＰと
、出力選択部Ｏ８Ｐと、これら演算部ＯＰＰおよび出力
選択部Ｏ８Ｐを制御する制御部ＣＮＴＰとからなる。

演算部ＯＰＰにおいて、２０Ｕは第１のリレーシ・ヨン
を格納するＵ（Ｕｌｌｌ）ｅｒ）バッファ（以下、ＵＢ
と称する）、２０Ｌは第２のリレーションを格納する士
（ｌ　ｏｖｅｒ）バッファ（以下、ＬＢと称する）であ
る。２１ＬＪはＬＪＢ２０Ｕに書込むデータを保持する
入力レジスタ（ＩＮＵレジスタ）、２１ＬはＬＢ２０Ｌ
に書込むデータを保持する入力レジスタ（ＩＮＬレジス
タ）である。２２ＬＩはＵＢ２０Ｕからの読出しデータ
を保持するレジスタ（ＵＰＲレジスタ）　、２２Ｌはし
Ｂ２０Ｌからの読出しデータを保持するレジスタ（ＬＯ
Ｗレジスタ）である。２３はＬＪＰＲレジスタ２２ｔＪ
およびＬＯＷレジスタ２２Ｌの１１洛内容を比較する比
較器　（以下、ＣＭＰと称す）２□）、２１１ＵｔよＬ
ＪＰＲＬ／ジスタ２２Ｕの内容を出力選択部Ｏ８Ｐ側へ
伝達する出力レジスタ（ＯＴＵレジスタ）　、２４Ｌは
ＬＯＷレジスタ２２Ｌの内容を出力選択部Ｏ８Ｐ側へ伝
達する出力レジスタ（ＯＴＬレジスタ）である。２５Ｕ
はＵＢ２０ＬＩに対する書込みポインタとしての書込み
アドレスレジスタ（ＷＡＵレジスタ）、２ＳＬはＬＢ２
０Ｌに対する書込みポインタとしての書込みアドレスレ
ジスタ（ＷＡＬレジスタ）である。２６ＵはｔＪＢ２０
ｔＪに対する読出しポインタしての読出しアドレスレジ
スタ（ＲＡＩＪレジスタ）　、２６ＬはＬＢ２０Ｌに対
する読出しポインタとしての読出しアドレスレジスタ（
ＲＡＬレジスタ）である。ＷＡＬＪレジスタ２５Ｕ１Ｗ
ＡＬレジスタ２ＳＬ、ＲＡＵレジスタ２６Ｕ　Ｓおよび
ＲＡＬレジスタ２６Ｌは、カウンタ機能を有する。

２７ｔＪはＲＡＵレジスタ２６Ｕの内容を保持するバッ
クアップレジスタ（ＢＬＩＵレジスタ）、２７ＬはＲＡ
Ｌレジスタ２６Ｌの内容を保持するバックアップレジス
タ（ＢＵＬレジスタ）である。２８ＵはＷＡ−Ｕレジス
タ２５ＵおよびＲＡＵレジスタ２６Ｕの各内容を比較す
る比較器（ＣＭＰ）、２８ＬはＷＡＬレジスタ２５Ｌお
よびＲＡＬレジスタ２６Ｌの各内容を比較する比較器（
ＣＭＰ）である。２９ＵはＷＡＵレジスタ２５ＬＩまた
はＲＡｔＪレジスタ２６Ｕの内容をＵＢ２０ＬＪに対す
るメモリアドレスとして選択するマルチプレクサ、２９
ＬはＷＡＬレジスタ２５ＬまたはＲＡＬレジスタ２６Ｌ
の内容をＬＢ２０Ｌに対するレコードバッファ（ＵＲＢ
）、３０ＬはＬＢ２０Ｌからのルーコード分のデータを
格納するＬレコードバッファ（ＬＲＢ）である。３１Ｕ
はＯＴＵレジスタ２４Ｕの内容をＬＪ　Ｒ８３０Ｕに対
する書込みデータとして保持する入力レジスタ（ｌＮｔ
ＪＲレジスタ）、３１ＬはｏＴＬレジスタ２４Ｌの内容
ヲＬＲ８３０Ｌに対する書込みデータとして保持する入
力レジスタ（ＩＮＬＲレジスタ）である。３２はマーシ
ャ１０から出力されるレコードに付される識別番号ＮＴ
ＩＤを生成する識別番号カウンタ（ＮＴＩＤカウンタ）
である。ＮＴＩＤカウンタ３２は後述する入出力インタ
フェース４０に接続される。ＮＴＩＤカウンタ３２は、
カウンタストローブ信号９５が供給されるクロック端子
ＣＫ、カウントアツプイネーブル信号９０が供給される
カウントアツプイネーブル端子Ｅ、ロード信号１０９が
供給されるロード端子号９１Ｎに応じてゲートするゲー
ト、３７ＵはＵＲＢ３０ＬＪからの読出しデータを出力
制御信号９１ＬＩに応Ｃ５でゲートするゲート、３７Ｌ
はＬＲ８３０１からの狭出しデータを出力制御信号９１
Ｌに応じてゲート１するゲートである。３３はゲート３
７Ｎ、　３７Ｕ、　３７ｍ！、・ 一力１らの出力データをストローブ信号９３に応じてラ
ッチする出力レジスタ（ＲＯＵＴレジスタ）である。３
４ＵはＬＪ　ＲＢ　３０Ｕに対する書込みポインタとし
ての書込みアドレスレジスタ（ＷＡＬＩＲレジスタ）　
、３４ＬＧ、ｔＬＲＢ３０Ｌに対する書込みポインタと
しての書込みアドレスレジスタ（ＷＡＬＲレジスタ）で
ある。３５ｔＪはＵ　ＲＢ　３０Ｕに対する読出しポイ
ンタとしての読出しアドレスレジスタ（ＲＡＵＲレジス
タ）　、３５ＬはＬＲＢ３０１に対する読出しポインタ
としての読出しアドレスレジスタ（ＲＡＬＲレジスタ）
である。ＷＡＵＲレジスタ３４ＬＪ、ＷＡＬＲレジスタ
３４Ｌ、ＲＡＵＲレジスタ３５Ｕ。

およびＲＡＬＲレジスタ３５Ｌは、カウンタ機能を有す
る。３６ＵはＷＡＬＪＲレジスタ３４ＬＩまたはＲＡＵ
Ｒレジスタ３５Ｕの内容をＬＪ　ＲＢ　３０ＬＩに対す
るメモリアドレスとして選択するマルチプレクサ、３６
ＬはＷＡＬＲレジスタ３４ＬまたはＲＡＬＲレジス１、
’ｃ・ＮＴＰの中心をなす主制御部、３９は主制御部３
８内、に設けられた８ビツトのマージ演算レジスタ（Ｍ
ＯＰレジスタ）である。ＭＯＰレジスタ３９には、第３
図に示すように、マージ演算の指定を行なう５ビツトの
マージ演算指定コード（ＭＲＧ−ＯＰレコード、ソート
類を指定するソート順指定ビット（ＡＳ／ＤＳＳ／上）
、およびＵＢ２０ｔＪまたはＬＢ２ＯＬを指定するバッ
ファ指定ビット（Ｕ／Ｌビット）を含むマージ演算指定
情報が設定される。この例では、ＡＳ／ＤＳ−０で昇順
が、ＡＳ／ＤＳ−１で降順が指定される。また、Ｕ／Ｌ
−０でＵＢ２０Ｕが、Ｕ／Ｌ−１でＬＢ２ＯＬが指定さ
れる。

４０はＣＰＵ１１（の入出力バス１８）に対するインタ
フェースである入出力インタフェース、４１は入出力イ
ンタフェース４０に設けられたコマンドレジスタ（ＣＭ
Ｄレジスタ）である。ＣＭＤレジスタ４１には、ＣＰＵ
１１からの指定により、８ビツトのコマンドデータが設
定される。このコマンドデータの第０ビツトは、第４図
に示すように、レジスタ指定ビット（ＲＥＧ、ＩＮＤビ
ット）である。

ＪＲＥＧ、ＩＮＤビットは、コマンドデータが、マ＝ジ
ャ１０内のレジスタ（のレジスタ番号）を指定・１・、
の場合）か、或はコマンドデータ本来の動作指定捨−夕
として用いられる（ＲＥＧ、ＩＮＤ−０の場合）かを指
定する。ＲＥＧ、ＩＮＤ−０の場合、第４図に示すよう
に、コマンドデータの第２ビツトはエンジン・コア１５
のリセットを指定するリセット指定ビット（Ｒ８Ｔビッ
ト）、第３ビツトはエンジン・コア１５の起動を指定す
るエンジン起動指定ビット（ＥＮＧ、Ｇｏビット）、第
４ビツトはマーシャ１０のみの起動を指定するマーシャ
起動指定ビット（ＭＲＧ、Ｇｏビット）、第６ビツトは
ＲＡＬＪレジスタ２６Ｕおよび後述するＦＵＥＭＰ５２
Ｕのクリアを指定するＵリトライ指定ビット（ｔＪＲＴ
ＲＹビット）、第７ビツトはＲＡＬレジスタ２６ｍおよ
び後述するＦＬＥＭＰ５２Ｌのクリアを指定するしリト
ライ指定ビット（ＬＲＴＲＹビット）として用いられる
。なお、上記した各ビットの動作指定は、論理“１“で
有効である。

再び第１図を参照すると、４２はＵＢ２０ｔＪまたはす
レコードサイズレジスタ（Ｒ８ＬＩレジスタ）、−＝−
＝ ニーニー またはＲ８Ｌレジスタ４３１の内容を選択するマルチプ
レクサ、４５はマルチプレクサ４４からの選択出力デー
タを初期値としてロードし、Ｕ　Ｂ　２０ＬＩまたはＬ
Ｂ２０Ｌへの書込み時にカウントダウンされるライトカ
ウンタ（ＷＲＣカウン・り）、４６はＴＲＮレジスタ４
２の内容を初期値としてロードし、ＷＲＣカウンタ４５
からのボロー信号に応じてカウントダウンされるレコー
ド数カウンタ（ＳＴＣカウンタ）である。４７はマージ
演算において比較対象となる、レコード内キーフィール
ド長（有効データ長ＶＤＬ）を示す有効データ長レジス
タ（ＶＤＬレジスタ）、４８はＶＤＬレジスタ４７の内
容を初期値、！：Ｌ、Ｔｏ−ドＬ、ＬＢ２０Ｕ　（Ｊ５
よびＬＢ２ＯＬ＞からのデータ読出し時にカウントダウ
ンされる有効データ長カウンタ（ＶＣＴカウンタ）であ
る。

ＭＯＰレジスタ３９、ＣＭＤレジスタ４１、ＴＲＮレジ
スタ４２、Ｒ８Ｕレジスタ４３ＬＪ１Ｒ８Ｌレジスタ’
＋’；ｊｓｕはＲ８Ｕレジスタ４３１Ｊの内容を初期値
してロードし、ＵＢ２０Ｕからのデータ読出し時にカラ
カウントダウンされるリードカウンタ（ＲＣＬカウンタ
）である。５０ＵはＲＣＬＩカウンタ４９１Ｊがらのボ
ロー信号に応じてセットされ、ＵＢ２０Ｕがらの読出し
データが１レコードの最後のデータであることを示すレ
コードエンドフラグ（ＦＵＥフラグ）　、５０ＬはＲＣ
Ｌカウンタ４９１からのボロー信号に応じてセットされ
、ＬＢ２ＯＬからの読出しデ−タが１レコードの最後の
データであることを示すレコードエンドフラグ（ＦＬＥ
フラグ）である。

５１ＵはＵＢ　２０１Ｊへの書込みが完了したことを示
す書込み完了フラグ（ＦＵＷＥＤフラグ）、ｓｉｌはＬ
Ｂ２０Ｌへの書込みが完了したことを示す書込み完了フ
ラグ（ＦＬＷＥＤフラグ）である。５２ＵはＬＩＢ２０
ｔＪが空状態となったことを示すエンプティフラグ（Ｆ
ＵＥＭＰフラグ）、５２ＬＩ、ｔＬＢ２ＯＬが空状態と
なったことを示すエンプティフラグ〈ＦＬＥＭＰフラグ
）である。５３ｔＪはＵＢ２０Ｕからの一モある。１２
２はＮＴＩＤカウンタ３２がオーバーツー且−状態にあ
ることを示すカウンタ・オーバーフ５４ｔＪはＵ　ＲＢ
　３０ｔＪからの読出しレコードに対す壱 二る第１の切出し位置を指定する切出しポインタとして
のレジスタ（Ｏ８ＬＩＡレジスタ）　、５４ＬはＬＲＢ
３０Ｌからの読出しレコードに対する第１の切出し位置
を指定する切出しポインタとしてのレジスタ（Ｏ８ＬＡ
レジスタ）　、５５ＵはＵ　ＲＢ　３０Ｕからの読出し
レコードに対する第２の切出し位置を指定する切出しポ
インタとしてのレジスタ（Ｏ８ＵＢレジスタ）、５５ｍ
はＬＲＢ３０１からの読出しレコードに対する第２の切
出し位置を指定する切出しポインタとしてのレジスタ（
Ｏ８ＬＢレジスタ）である。５６はＵ　ＲＢ　３０Ｕま
たはＬＲＢ３０１からのデータ読出し時にカウントアツ
プされるカウンタ（ＣＴＲカウンタ）　、５７ｔＪはＣ
ＴＲカウンタ５６および、ＯＳ　Ｕ　Ａレジスタ５４Ｕ
の各内容を比較する比較・器（ＣＭＰ）、５７ＬはＣＴ
Ｒカウンタ５６および０８ＬＡレジスタ５４Ｌの各内容
を比較する比較器（ＣＭＰ）である。５８ＵはＣＴＲカ
ウンタ５６ＳＵレジスタ４３Ｕの各内容を比較する比較
器（ＣＭＰ＞、５９ＬはＣＴＲカウンタ５６およびＲ８
Ｌし４スタ４３Ｌの各内容を比較する比較器（ＣＭＰ）
である。０８ＬＩＡレジスタ５４ｔＪ、０８Ｕ８レジス
タ５５Ｕ１ｏＳＬＡレジスタ５４Ｌ、０８ＬＢＬｚジス
タ゛５５Ｌは、第２図のＣＰＵ１１により、予めセット
アシプ可能である。

次に、第１図の主制御部３８の構成を、第５図を参照し
て説明する。第５図において、６０はＦＵＥフラグ５０
ＵおよびＦＬＥフラグ５０Ｌ１更にはＣＭＤレジスタ４
１などに応じて各種制御信号を発生するタイミングを決
定する制御タイミング発生回路、６１はＭＯＰレジスタ
３９およびＣＭＤレジスタ４１の内容に応じ、制御タイ
ミング発生回路６０からのスタート指示のタイミングで
各部をクリアするクリア回路である。６２はＣＭＰ２３
の比較結果およびＶＣＴＣＴＲウンタからの出力により
、ＵＢ２０ＵおよびＬＢ２０Ｌからの各１レコードのキ
ーフィールドの比較結果を確定する比較制御部、６３は
第２図のＣＰＵ１１に対する割込みを発生する割込み制
御部である。６４は外部へのデータの出力制御を行なう
出力制御部、６５はＭＯＰレジスタ３９の内容および比
較制御部６２の比較確定結果に応じ、制御タイミング発
生回路６０からの指示に従ったタイミングで、　　　　
□゛−第６図を参照して説明する。第６図において、６
６う喀（ ：”、Ｇｑ　Ｍ　ＯＰレジスタ３９からのＵ／Ｌビット
が入力さｌ′、れ゛るインバータ、６７（Ｊはインバー
タ６６の出力とＳＴＯカウンタ４６からのボロー信号と
が入力されるアンドゲート（Ａ）、６７ｍはＭＯＰレジ
スタ３９からのＵ／ＬビットとＳＴＣカウンタ４６から
のボロー信号とが入力されるアンドゲート（Ａ）である
。

ＦＬＪＷＥＤフラグ５１ＵはＡ６７Ｕ、ＦＬＷＥＤフラ
グ５１ＬはＡ６７Ｌからの出力信号に応じ、セットされ
る。６８ＵはＣＭＰ２８Ｕの比較結果（一致検出信号）
およびＦＵＷＥＤフラグ５１ＬＪからの出力信号が入力
されるアンドゲート（Ａ）、６８ＬはＣＭＰ２８Ｌの比
較結果（一致検出信号）およびＦ　ＬＷＥＤフラグ５１
Ｌからの出力信号が入力されるアンドゲート（Ａ）であ
る。６９ｔＪはＡ６８Ｕからの出力信号を制御タイミン
グ発生回路６０からの指定タイミングでゲートするゲー
ト、６９ＬはＡ６８Ｌからの出力信号を制御タイミング
発生回路６０からの指定タイミングでゲートするゲート
である。ＦＵＥＭＰフラグ５２ＬＪはゲート６９Ｕ、Ｆ
ＬＥＭＰフラグ５２Ｌダ７０は、マージ演算指定情報が
ＵＢ２０Ｕへの第１７２Ｕはデコーダ１０からのロード
信号７１ＬＪとＦＵＷＥＤフラグ５１Ｕからの出力信号
が入力されるアンドゲート（Ａ＞、７２Ｌはデコーダ７
０からのロード信号７１ｍとＦＬＷＥＤフラグ５１Ｌか
らの出力信号が入力されるアンドゲート（Ａ）である。

７３ＬＪは制御信号発生回路６５からの割込み許可信号
７４ＵとＦＵＥＭＰフラグ５２Ｕからの出力信号とが入
力されるアンドゲート（Ａ＞、７３Ｌは制御信号発生回
路６５からの割込み許可信号７４ＬとＦＬＥＭＰフラグ
５２Ｌからの出力信号とが入力されるアンドゲート（Ａ
）である。割込み許可信号７４Ｕ、７４Ｌは、ＭＯＰレ
ジスタ３９の内容に応じて制御信号発生回路６５から発
生される。例えば、５ＯＲＴ　（ソート）系演算やＲＥ
ＳＴＲＩＣＴ　（制約）系演算が指定されている場合に
は、割込み許可信号７４Ｕ、　７４１が出力され、ＪＯ
ＩＮ（結合）系演算が指定されて一しやる場合には割込
み許可信号７４Ｕだけが指定される。また、ＰＡＳＳ　
（バス）系演算が指定されている場合には、Ｕ／Ｌ−０
（即ちＵＢ２０Ｕ指定）ラントアップイネ−プル信号９
０並びにカウンタストローブ信号９５、およびＮＴｒＤ
カウンタ３２からのキャリー信号９６が入力されるアン
ドゲート（Ａ）である。Ａ１２１にはＮＴＩＤカウンタ
３２のオーバーフロー状態を示すＦＯＶＦフラグ１２２
が接続されており、同フラグ１２２はＡ１２１の出力信
号に応じてセットされる。１２３はＦＯＶＦフラグ１２
２の出力信号などシステムのエラー状態を示す各種エラ
ー信号に応じて異常検出を行なう異常検出回路である。

７５はＡ７２Ｕ１Ａ７２Ｌ、Ａ７３Ｕ％Ａ７３Ｌおよび
異常検出回路１２３からの各出力信号が入力されるオア
ゲート（ＯＲ＞、７６はＯＲ７５からの出力信号に応じ
て割込み信号ＡＴＮを発生する割込み発生回路である。

次に、第５図のクリア回路６１周辺の構成を、第７図を
参照して説明する。第７図において、７１はゲート（Ａ
）、７８１はＭＯＰレジスタ３９からのＵ／Ｌビットと
上記ＥＮＧ、Ｇｏビットとが入力さ一＝ °；・れるアンドゲート（Ａ）である。７９ＬＪはＡ７
８Ｕかｊ蟇巨、の出力信号とＣＭＤレジスタ４１からの
Ｒ８丁ビ轡イ。

ットとが入力されるオアゲート（ＯＲ）、７９ＬはＡ７
８Ｌからの出力信号と上記Ｒ８Ｔビットとが入力される
オアゲート（ＯＲ）である。８０Ｕは０Ｒ７９ＬＩから
の出力信号とＣＭＤレジスタ４１からのＵＲＴＲＹビッ
トとが入力されるオアゲート（ＯＲ）、８０Ｌは０Ｒ７
９Ｌからの出力信号とＣＭＤレジスタ４１からのＬＲＴ
ＲＹビットとが入力されるオアゲート（ＯＲ）である。

８１ｔＪは、０Ｒ７９Ｕからの出力信号を、ＷＡＵレジ
スタ２５ｔＪおよびＦｔＪＷＥＤフラグ５１Ｕに対する
クリア信号として、制御タイミング発生回路６０からの
指定タイミングでゲートするゲート、８１Ｌは、○Ｒ７
９Ｌからの出力信号を、ＷＡＬレジスタ２５ＬおよびＦ
ＬＷＥｏフラグ５１Ｌに対するクリア信号として、制卸
タイミング発生回路６０からの指定タイミングでゲート
するゲートである。８２ｔＪは、０Ｒ８０Ｕからの出力
信号を、ＲＡＵレジスタ２６ＵおよびＦＵＥＭＰフラグ
５２Ｕに対するクリア信号として、制御タイミング発生
ｐ路６０からの指定タイミングでゲートするゲート、ム
ｌＬは、０Ｒ８０Ｌからの出力信号を、ＲＡＬレジスタ
２ｆｉＬおよびＦＬＥＭＰフラグ５２Ｌに対するクリア
信号として、制御タイミング発生回路６０からの指定タ
イミングでゲートするゲートである。

次に、第５図の出力制御部６４周辺の構成を、第８図を
参照して説明する。第８図において、８３はＦＵＯフラ
グ５３ｔＪ並びにＦＬＯフラグ５３Ｌの状態および図示
せぬ出力選択制御レジスタの内容などに応じてＵ　ＲＢ
　３０Ｕ並びにＬＲＢ３０Ｌからのデータの出力順を制
御する出力シーケンス制御部である。出力選択制部レジ
スタは、識別番号ＮＴＩＤの付加と、Ｕ側およびＬ側し
コードを共に出力する場合の出力順とを指示するのに用
いられる。出力シーケンス制御部８３は、出力シーケン
ス制御期間中、第１図のＮＴＩＤカウンタ３２に対しカ
ウントアツプイネーブル信号９０を出力し、１シーケン
ス終了毎にカウンタストローブ信号９２を出力する。

８４ＮはＮＴＩＤカウンタ３２で生成された識別番号Ｎ
ＴｒＤの出力を制御するＮＴＩＤ出力制御部である。Ｎ
ＴＩＤ出力制御部８４Ｎは、出力シーケンス制御部８３
からの出力開始指示に応じ、（第１図のゲート３７Ｎに
対する）出力制御信号９１Ｎ、およびストローブ信号８
７Ｎを出力して識別番号ＮＴＩＤ出力制御を行なう。８
４ＵはＵ　ＲＢ　３０Ｕからのデータ読出しを制御する
ＵＲＢ読出し制御部、８４ＬはＬＲＢ３ＯＬからのデー
タ読出しを制御するＬＲＢ読出し制御部である。読出し
制御部８４Ｕ、８４１−は、出力シーケンス制御部８３
からの読出し開始指示に応じてレコード読出し制御動作
を開始し、第１図のＣＭＰ５９Ｕ、５９Ｌの比較結果（
一致検出信号）に応じて読出し制御動作を停止する。読
出し制御部３７１Ｊ、　３７Ｌは、読出し制御期間中、
（第１図のゲート３７Ｕ、３７Ｎに対する）出力制御信
号９１Ｕ、９１Ｌ１およびストローブ信号８７Ｕ、　８
７Ｌを出力する。また、フラグ５３ＬＩ、５３ｍは、制
御信号発生回路６５からの出力指示信号８５Ｕ、８５Ｌ
に応じてセットする。８６は制御部８４Ｎ　、　８４Ｕ
　、　８４Ｌからのストローブ信号８７Ｎ　、　８７Ｕ
　、　８７Ｌが入力されるオアゲート（ＯＲ＞、８８は
０Ｒ８６からの出力信号をゲートしてＲＯＵＴレジスタ
３３にストローブ信号９３を出力するゲートである。８
９は出力シーケンス制御部８３からの指示に従い、ＣＭ
　Ｐ５７Ｕ　、　５８ＬｌまたはＣＭＰ５７Ｌ、５８１
の比較結果を監視し、その監視結果に応じてゲート８８
を制御する切出し制御部、９４は出力シーケンス制御部
８３からのカウンタストローブ信号９２および（入出力
インタフェース４０経由で供給される）入出力バス１８
からのう、イト信号ＷＤが入力されるオアゲート（ＯＲ
）である。

０Ｒ９４の出力信号は、カウンタストローブ信号９５と
してＮＴＩＤカウンタ３２（第１図参照）に供給信号の
入出力を行なう入出力ドライバ、１０２は入出力バス１
８からデータを入力する入力ドライバ、１０３は入出力
バス１８へデータを出力する出力ドライバである。入出
力ドライバ１０１の出力対象コントロール信号には、第
２図のＣＰＵ１１に対する割込み信号ＡＴＮがある。入
出力ドライバ１０１の入力対象コントロール信号には、
コマンドデータの出力を示すコマンド信号ＣＭＤ１デー
タ書込みを指定するライト信号ＷＤ、データ読出しを指
定するリード信号ＲＤ信号、ステータス（情報）の読取
りを指定するステータス信号ＳＴＳ、および上記割込み
信号ＡＴＮに対する応答信号（割込み承１（Ｈ＠）　Ａ
Ｃ１１／ａ５−６・ＡＩ′ｔｌ″Ｆ７−ｉ’／＜１０１
　ｆ）ｓ９　　　　＋、。

入力されるコマンド信号ＣＭＤは、ＣＭＤレジス　　　
　　：り４１に対するストローブ信号として用いられる
。　　　　　：ｒ１０４はＣＭＤレジスタ４１の出力デ
ータ（コマンド　　　　　１′゛データ）の第Ｏビット
即ちＲＥＧ、ＩＮＤビット　　　　　１・が入力・され
るインバータ、１０５はＣＭＤレジスタ　　　　　［−
４１の出力データ（の第１乃至第７ビツト）を、イ　　
　　　ｊｊ（：ンバータ１０４の出力信号に応じてゲー
トするゲー　　　　　１゛□１゛・□ ｔ−ｒ−ａ°″−“′°°”６（７）！Ｅｉ″″−９１
ｔＷｉｇ　１　Ｓ　　　！ｉ、、。

の主制御部３８に供給される。１０６はＣＭＤレジス　
　　　　・り４１の出力データ（の第１乃至第７ビツト
）を、その第０ビツト（ＲＥＧ、ｒＮＯビット）に応じ
　　　　　・ａ、：１ てゲートするゲート、１０７　、１０８はゲート１０６
か　　　　　さ１・ 洲 らの出力データをデコードするデコーダ（ＤＥＣ）　　
　　　ｉでｒある。Ｄ　Ｅ　Ｑ　１０７は入出力ドライ
バ１０１から入力されるライト信号ＷＤによりイネーブ
ルされ、第１図のＮＴＩＤカウンタ３２に対するロード
信号１０９など、マーシャ１０内の各種レジスタ、カウ
ンタに対するロード信号を発生する。またＤＥＣ１０８
は入出力ドライバ１０１から入力されるリード信号ＲＤ
によりイネーブルされ、マーシャ１０内の各種レジスタ
、カウンタの内容の入出力バス１８への出力を指示する
各種出力制御信号を発生する。この出力制御信号の１つ
に、ＮＴＩＤカウンタ３２で生成された識別番号ＮＴＩ
Ｄの入出力バス１８への出力を指示する出力制御信号１
１０がある。１１１はＮＴＩＤカウンタ３２で生成され
た識別番号ＮＴＩＤを上記出力制御信号１１０に応じて
ゲートするゲ１１３からの出力データは出力ドライバ１
０３に供給される。なおマーシャ１０のステータスは、
ＦＵＷ−＝Ｆ　ＯＶ　Ｆフラグ１２２などによって示さ
れる。

・−第１２図を参照して説明する。なお、第１０図はＲ
ＥＳＴＲＩＣＴ系演算を実行するためのコマンドの列と
、これら各コマンドによる起動時および終了時における
ＦＵＷＥＤフラグ５１Ｕ、ＷＡＵレジスタ２５Ｕ、ＲＡ
Ｕレジスタ２６ＬＩ、ＦＬＷＥＤフラグ５１シ、ＷＡＬ
レジスタ２５Ｌ、ＲＡＬレジスタ２６Ｌの各内容（状態
）との対応関係を示す。第１０図において■〜■はコマ
ンドの実行順を示す。

また、第１１図は第１０図に示す各コマンドの実行終了
時のＵＢ２０ＵおよびＬＢ２０Ｌへの書込み位置（実線
）並びに読出し位置（破線）の変化を説明する図、第１
２図はＲＥＳＴＲＩＣＴ系演算（ＲＥＳＴ−ＥＱ演算）
が指定されている場合の制御信号発生回路６５の入出力
論理を示す図である。

ＲＥＳＴＲＩＣＴ系演算では、条件データを第１のリレ
ーション（ストリーム）としてＬＩＢ２０Ｕに予め格納
しておき、対象リレーションを第２のりＳｌ、第２のリ
レーションを８２とする。ＲＥＳＴＲＩＣＴ系演算にお
いては、まずＳｌに対するセットアツプが、ＣＰ　Ｕ　
１１からの指示により行なわれる。即ち、ＣＰ　Ｕ　１
１により、マーシャ１ｏが機器指定され、しかる後コマ
ンドデータがコマンド信号ＣＭＤと共に入出力バス１８
を介してマーシャ１０に転送される。ＣＰ　Ｕ　１１か
らのコマンドデータは、マーシャ１０の入出力インタフ
ェース４０内の入力ドライバ１０２を介してＣＭＤレジ
スタ４．１に供給される。また、コマンド信号ＣＭＤは
、入出力インタフェース４０内の入出力ドライバ１０１
を介してＣＭＯレジスタ４１に供給される。しかして、
ＣＰＵ１１からのコマンドデータは、コマンド信号ＣＭ
Ｄに応じてＣＭＤレジスタ４１に保持される。この場合
のコマンドデータは、その第０ビツト、即ちＲＥＧ、Ｉ
ＮＤビットが論理“１″に設定されて””ｔ−１０６は
、ＣＭＤレジスタ４１に保持されたコマンｃ　ｐ　ｕ　
ｉｉは、上記したコマンドデータにより、レジスタ指定
を行なうと、該当レジスタにセットすべきデータ（セッ
トアツプデータ）をライト信号ＷＤと共に入出力バス１
８上に送出する。しかして、入出力バス１８上のライト
信号ＷＤはマーシャ１０の入出力インタフェース４０内
の入出力ドライバ１０１を介して上記Ｄ　Ｅ　Ｃ１０７
，８８図の０Ｒ９４、および第１図の各種レジスタに供
給される。ＤＥＣ１０７は、上記ライト信号ＷＤにより
イネーブルされ、ゲート１０６より供給されるＣＭＤレ
ジスタ４１からのコマンドデータのデコード信号を出力
する。今、上記コマンドデータがＮＴＩＤカウンタ３２
を指定しているものとすると、Ｄ　Ｅ　Ｃ１０７からは
ロード信号１０９が出力される。このロード信号１０９
は第１図のＮＴＩＤカウンタ３２のロード端子りに供給
される。また、ＯＲ９４に供給されたライト信号ＷＤは
、カウンタストローブ信号９５としてＮＴＩＤの初期値
）が入出力バス１８、入出力インシラ ゛は、ライト信号ＷＤに対応するカウンタストローブ信
号９５に応じてＮＴＩＤカウンタ３２にセット（ロード
）される。

このように、この実施例では、ＣＭＤレジスタ＝ｒｌｒ
’ｉに保持されている（ＲＥＧ、ＩＮＤビットが論理パ
１′の）コマンドデータで指定された、マーシャ１０内
のＮＴＩＤカウンタ３２に、ライト信号ＷＤと共に転送
された入出力バス１８上のセットアツプデータを同信号
ＷＤに応じてセットすることができる。これは、マーシ
ャ１０におけるＮＴＩＤカウンタ３２以外のレジスタ、
カウンタ類についても同様である。

以下、同様にして、ＭＯＰレジスタ３９に、例えばリレ
ーションのロードを指定するＭＲＧ−ＯＰレコードＵＢ
２０ｔＪを指定する論理゛Ｏ”のＵ／Ｌビットを含むマ
ージ演算指定情報（ＬＯＡＤ　（Ｕ）コマンド）がセッ
トされ、０８ＵＡレジスタ５４Ｕにレコードの先頭フィ
ールド位置を示す情報がセＳ１内の各レコードのレコー
ド長）がセットされ、ＶＤＬレジスタ４７にレコード内
キーフィールド長・ｉ！示す有効データ長ＶＤＬがセッ
トされ、ＴＲＮレジスタ４２に８１の総レコード数ＴＲ
ＮがセットＲＥＧ、ＩＮＤビットが論理“１″の場合に
ＣＰＵ１１からのライト信号ＷＤに応じてカウントアツ
プされるようにしてもよい。この場合、もしセットアツ
プ対象となるレジスタのレジスタ番号が連続しているな
らば、一旦マージャ１０の機器指定を行なってコマンド
データを転送した後は、単に所望のデータ（セットアツ
プデータ）と共にライト信号ＷＤを入出力バス１８上に
繰返し出力するだけでよい。

次に、ＣＰ　ｔＪ　１１は、再びマーシャ１０を機器指
定して、今度はＲＥＧ、ＩＮＤビットが論理゛Ｏｔ＋の
コマンドデータを、マーシャ１０の入出力インタフェー
ス４０内のＣＭＤレジスタ４１にセットせしめる。この
コマンドデータは、その第３ビツト″、即ちＥＮＧ、Ｇ
ｏビットが論理“１′°に設定されたＥＮＧ、Ｇｏコマ
ンドである。なお、Ｒ８Ｔビット、ＭＲＧ、Ｇｏビット
、ｔＪＲＴＲＹビット、おＵＢ２０ＵまたはＬＢ２０Ｌ
に新たに格納されるデータを用いてデータ処理を行なう
ことになる。これに対し、マーシャ１０だけに対するＧ
Ｏコマンドとして、ＭＲＧ、Ｇｏコマンドが用意されて
いる。

このＭＲＧ、Ｇｏコマンドでは、ＵＢ２０ＵまたはＬＢ
２０Ｌに既に格納されている有意データに対して処理が
行なわれる。

ＣＭＤレジスタ４１にセットされたコマンドデータのＲ
ＥＧ、ＩＮＯビットが論理゛０”の場合、第９図のゲー
ト１０５がイネーブルされる。これにより、ＣＭＤレジ
スタ４１にセットされたコマンドデータ（の第１乃至第
７ビツト）は、ゲート１０５を介して主制御部３８に供
給される。マーシャ１０は、ＣＭＤレジスタ４１にセッ
トされたＥＮＧ、Ｇｏコマンドにより起動される。この
とき、クリア回路６１により、ＷＡＵレジスタ２５Ｕ、
ＲＡＵレジスタや場合、クリア回路６１内のＡ７８Ｕの
アンド条件が１立し、Ａ７８Ｕから論理゛１”の信号が
出力されル、Ａ７８Ｕカラ（ＤＩＮ　”　１　”　）信
号ハ、ＯＲ７９Ｕを介してゲート８１１Ｊに導かれると
共に、ＯＲ７９ＬＪ　。

８０Ｕを介してゲート８２ＬＪに導かれる。ゲート８１
Ｕ。

８２Ｕは、制御タイミング発生回路６０のスタートタイ
ミング発生機能によるクリアタイミングで、上記論理“
１ｎの信号をゲートする。ゲート８１Ｕからの論理１１
１　ＩＩの信号はＷＡＵレジスタ２５ＵおよびＦＵＷＥ
Ｄフラグ５１Ｕに導かれ、ゲート８２Ｕがらの論理゛１
′°の信号はＲＡＵレジスタ２６１ＪおよびＦＵＥＭＰ
フラグ５２Ｕに導かれる。これにより、ＷＡＬＪレジス
タ２５Ｕ、ＲＡＵレジスタ２６Ｕ、ＦＵＷＥＤフラグ５
１ｔＪ、およびＦＵＥＭＰフラグ５２Ｕがクリアされる
。この状態で、マーシャ１ｏは、ＭＯＰレジスタ３９内
のＬＯＡＤ　（Ｕ）コマンドで指定されたデータ処理を
、エンジン・コア１５への入力に同期した速度で行なう
。このデータ処理にっ１、？定バイト単位で一定周期で
供給される。ソート−。

・チェッカー４からのデータは、ソート・チェッカー４
からの出力周期に同期してＩＮＵレジスタ２１Ｕに保持
され、ＬＩＢ２０ＬＩに導かれる。ＬＯＡＤ　（Ｕ）コ
マンドの場合、主制御部３８は、ＷＡＵレジスタ２５Ｕ
を用いてＵＢ２０Ｕに対するデータ書込みを行なう。即
ち、主制御部３８内の図示せぬ書込み制御部は、ＩＮＩ
Ｊレジスタ２１（Ｊに保持されるデータを、マルチプレ
クサ２９ＬＩにより選択されたＷＡＬＩレジスタ２５Ｌ
Ｉで指定されている、ＵＢ２０ＬＩのそのアドレスに書
込み、ＷＡＵレジスタ２５Ｕを＋１する書込み制御を繰
返し行なう。ＷＡＵレジスタ２５ＬＩは、上記したよう
に起動時にリセットされており（第１０図参照）、シた
がってＳ　１はＵＢ２０ＵのＯ番地から順に書込まれる
。

ＵＢ２０Ｕへのデータ書込みの場合、主制御部３８はそ
の動作開始時に、Ｒ８（Ｊレジスタ４３Ｕの内容（レコ
ード長Ｒ８Ｕ）をマルチプレクサ４４を介しはＷＡＬレ
ジスタ２５Ｌ）が＋１される毎に−１される。この結果
、ＷＲＣカウンタ４５は、１レコードの最終データの書
込み時にアンダフロー状態とからのボロー信号はＳＴＣ
カウンタ４６に導かれ、これによりＳＴＣカウンタ４６
は−１される。このため、ＳＴＣカウンタ４６は、Ｓ　
１の最終レコードの最終データの書込み時にアンダフロ
ー状態となり、ボロー信号を出力する。ＳＴＣカウンタ
４６がらのボロー信号はＡ６７Ｌｌ、　６７Ｌの一端に
共通に導かれる。Ａ６７Ｕの他端には、ＭＯＰレジスタ
３９内のＬＪ／Ｌピットがインバータ６６を介して導か
れ、Ａ６７Ｌの他端には、上記Ｕ／Ｌビットがそのまま
導かれる。したがって、Ｕ／Ｌ−０であるこの例では、
Ａ　６７Ｕのアンド条件が成立し、Ａ　６７ＬＪがらＦ
ＵＷＥＤフラグ５１Ｕに対し、論理１１１　ＩＩの信号
が出力される。これにより、ＦＩＪＷＥＤフラグ５１Ｕ
はセットされる（第１０図の■ＬＯＡＤ　（Ｕ）、ＥＮ
Ｇ、Ｇｏコマンドの欄参照）。主制御部３８内くｆ、カ
ウントアツプ動作を停止することになる。

第１０図では、上記したＷＡＵレジスタ２５Ｕの内容の
ように、該当コマンドの実行終了時おける該当レジスタ
の内容が、リレーションの（最終レコードの）最終デー
タの格納アドレスとなることを、「ｅｎｄＪで示してい
る。

ＦＬＪＷＥＤフラグ５１Ｕからのセット出力信号は、Ａ
７２Ｕの一端に導かれる。Ａ７２Ｕの他端には、デコー
ダ７０からのロード信号７１ＬＪが導かれる。デコーダ
７０は、ＭＯＰレジスタ３９の内容をデコードしており
、この例のようにＬＯＡＤ　（Ｕ）コマンドの場合、論
理″１”のロード信号７１ＬＪを出力する。

したがって、この例では、Ｆ−ＵＷＥＤフラグ５１ｔＪ
のセットにより、Ａ７２Ｕのアンド条件が成立し、Ａ７
２Ｕから（ＬＯＡＤ　（ＬＪ）コマンドの実行によるＵ
　Ｂ　２０Ｕへの書込み完了を示す）論理“１”の信号
が出力される。Ａ７２Ｕからの論理゛″１″の信号は、
０Ｒ１５を介して割込み発生回路７６に導かれ、これに
より割込み発生回路７６はＣＰ　ＬＪ　１１に対する割
込み信号ＡＴＮを発生する。ＣＰ　Ｕ　１１は、マーシ
ャ１０（内の割込み発生回路７６）からの割込みを受付
けると、ＦＵＷＥＤフラグ５１１Ｊ、ＦＬＷＥＤ−割込
み要因の判別を行なう。

、モＰＵ１１は、マーシャ１０からのステータスの読取
：りにより、ＵＢ２０Ｕへのリレーション（Ｓｌ）の書
込みの完了を判断すると、次のリレーション、即ち第２
のリレーション（Ｓ２）に関するセットアツプを行なう
。この場合のセットアツプは、前記したＳ　１に関する
セットアツプと略同様である。

なお、有効データ長ＶＤＬは、第１のリレーションＳ　
１および第２のリレーションＳ　２の各レコードにおい
て共通であるため、Ｓ２の場合にはセットアツプは不要
である。したがって、Ｓ２の場合のセットアツプ対象レ
ジスタは、ＭＯＰレジスタ３９．０８ＬＡレジスタ５４
Ｌ、０８ＬＢレジスタ５５Ｌ、Ｒ８Ｌレジスタ４３１、
およびＴＲＮレジスタ４２となる。但し、ＭＯＰレジス
タ３９には、ＲＥＳＴＲＩＣＴ系演算（この例ではＲＥ
ＳＴ−ＥＱ）を指定するＭＲＧ−ＯＰコード、ソート類
を指定するＡｓ／ＤＳビット、ＬＢ２０Ｌを指定する論
理″′１゛′のＵ／Ｌビットを含むマージ演算指定情報
（ＲＥＳＴ−ＥＱ　（Ｌ）コマンド）がセットされる。

そして、マーシャ１０内のＣＭＤレジスタ４１に、＄１
の場合と同様に、ＥＮＧ、Ｇｏコマンドがセットされる
ことにより、マーシャ１０が再び起動される。このとき
、クリア回路６１により、ＷＡＬレジスタ２５１％ＲＡ
Ｌレジスタ２６Ｌ、ＦＬＷＥＤフラグ５１Ｌ１およびＦ
ＬＥＭＰフラグ５２１がクリア（リセット）される。即
ち、ＭＯＰレジスタ３９にセットされたマージ演算指定
情報のＬｌ／Ｌビットが論理”１”、ＣＭＤレジスタ４
１にセットされたコマンドデータ（但しＲＥＧ、ｌＮ０
−○）内のＥＮＧ、Ｇｏビットが論理“１″の場合、ク
リア回路６１内のＡ７８Ｌのアンド条件が成立し、Ａ７
８Ｌから論理′″１”の信号が出力される。Ａ７８Ｌか
らの論理パ１”の信号は、０Ｒ７９Ｌを介しでゲート８
１Ｌに導かれると共に、０Ｒ７９Ｌ、８０Ｌを介してゲ
ート８２Ｌに導かれる。ゲート８１Ｌ、８２Ｌは、制御
タイミング発生回路６０のスタートタイミング発生機能
によるクリアタイミングで、上記論理“１″の信号をゲ
ートする。ゲート８１１からの論理“１″の信号はＷＡ
Ｌレジスタ２５ＬおよびＦＬＷＥＤフラグ５１Ｌに導か
れ、ゲート８２１からの論理１１１１１の信号はＲＡＬ
レジスタ２６ＬおよびＦＬＥＭＰフラグ５２Ｌに導かれ
る。これにより、ＷＡＬレジスタ２５Ｌ、ＲＡＬレジス
タ２６Ｌ、ＦＬＷＥＤフラグ５１Ｌ、およびＦＬＥＭＰ
フラグ５２Ｌがクリアされ一夕のキーフィールドと対象
リレーションのそれとが等しいとき、対象リレーション
を出力することを示す。

マーシャ１０では、ＲＥＳＴ−ＥＱ　（Ｌ）コマンドに
応じ、主制御部３８の制御により、ＬＢ２０Ｌへデータ
（この例ではＳ　２）を格納する動作が行な　　　　　
ｉこの供給周期に同期してＩＮＬレジスタ２１Ｌに保持
される。ＲＥＳＴ−ＥＱ（Ｌ、）コマンドの場合、マー
シャ１０の主制御部３８内の図示せぬ書込み制御部は、
ＷＡＬレジスタ２５Ｌを用いてＬＢ２ＯＬに対するデー
タ書込みを行なう。即ち、主制御部３８内の書込み制御
部は、ＩＮＬレジスタ２１ｍに保持されるデータを、Ｗ
ＡＬレジスタ２５Ｌで指定されるＬＢ２０Ｌのそのアド
レスに書込み、ＷＡＬレジスタ２５Ｌを＋１する書込み
制御を繰返し行なう、、ＷＡｍレジスタ２５Ｌは、起動
時にリセットされており（第１０図の■ＲＥＳＴ−ＥＱ
　（Ｌ）、ＥＮＧ。

ＧＯコマンドの欄参照）、シたがって８２はＬ　Ｂｒ２
ＯＬの０番地から順に書込まれる。

ＬＢ２０Ｌへのデータ書込みの場合、主制御部３８はそ
の動作開始時に、Ｒ８Ｌレジスタ４３Ｌの内容（レコー
ド長Ｒ８Ｌ）をマルチプレクサ４４を介してＷＲＣカウ
ンタ４５にセットし、ＴＲＮレジスタはＷＡＵレジスタ
２５Ｕ）が＋１される毎に−１される。この結果、ＷＲ
Ｃカウンタ４５は、１レコードの最終データの書込み時
にアンダフロー状態となり、ボロー信号を出力する。Ｗ
ＲＣカウンタ４５力八らのボロー信号はＳＴＣカウンタ
４６に導かれ、これによりＳＴＣカウンタ４６は−１さ
れる。このため、ＳＴＣカウンタ４６は、Ｂ２の最終レ
コードの最終データの書込み時にアンダフロー状態とな
り、ボロー信号を出力する。ＳＴＣカウンタ４６からの
ボロー信号はＡ６７Ｕ、６７Ｌの一端に共通に導かれる
。Ａ６７Ｕの他端には、ＭＯＰレジスタ３９内のＵ／Ｌ
ビットがインバータ６６を介して導かれ、Ａ６７Ｌの他
端には、上記ＩＪ／Ｌビットがそのまま導かれる。した
がって、ＬＪ／Ｌ−１であるこの例では、Ａ６７Ｌのア
ンド条件が成立し、Ａ６７ＬからＦＬＷＥＤフラグ５１
Ｌに対し、論理“１”の信号が出力される。これにより
、ＦＬＷＥＤフラグ５１Ｌはセットされる（第１０図の
■ＲＥＳＴ−ＥＱ（Ｌ）　、ＥＮＧ、Ｇｏコマンドの欄
参照）。主制御部３８内の書込み制御部は、ＳＴＣカウ
ンタ４６からのボロー信号により、書込み制御動作を停
止する。この結果、ＷＡＬレジスタ２５Ｌは、Ｓ　２の
（最終レコードの）最終データの格納アドレスを示した
状態（ｅｎｄ）でカウントアツプ動作を停止することに
なる。

この・例では、Ｕ　Ｂ２０ＬＩ　（Ｌ　Ｂ２０Ｌ　）に
対するリード／ライト動作は、時分割で行なわれる。即
ち、マーシャ１０における１動作サイクルは、リードサ
イクルと、ライトサイクルとに２分されて使用される。

ＲＥＳＴ−ＥＱ　（Ｌ）コマンドの場合、主制御部３８
内の図示せぬ読出し制御部は、ＷＡＬレジスタ２５Ｌの
内容ＷＡＬおよびＲＡＬレジスタ２６Ｌの内容ＲＡＬを
比較するＣＭＰ２８Ｌ、並びにＷＡＵレジスタ２５ｔＪ
の内容ＷＡＬＪおよびＲＡＵレジスタ２６ｔＪの内容Ｒ
ＡＵを比較するＣＭＰ２８Ｕの比較結果を監視している
。そして、ＲＡＬ＜ＷＡＬ。

ＲＡＵ＜ＷＡＵであれば、読出し制御部はＬ　８２０Ｌ
からのデータ読出しが可能であるものと判断し、リード
サイクルにおいて、ＲＡＬレジスタ２６Ｌを用いたＬＢ
２ＯＬからのデータ読出し、およびＲＡＵレジスタ２６
Ｕを用いた１ＪＢ２０Ｕからのデータ読出しを同時に行
ない、しかる後ＲＡＵレジスタ２６ＵＳＲＡＬレジスタ
２６１の内容を＋１する。このとき、ＦＬＷＥＤフラグ
５１Ｌがセットしていなければ、書込み制御部は次のラ
イトサイクルにおいて、前記したようにＷＡＬレジスタ
２５Ｌを用いたＬＢ２ＯＬへのデータ書込みを行なう。

そして、上記した動作が繰返される。ＲＡＵレジスタ２
６Ｕ１ＲＡＬルジスタ２［３Ｌは、前記したように起動
時にリセットされており（第１０図参照）、シたがって
ＩＪＢ２０ＵＳＬＢ２０Ｌからのデータ読出しは０番地
から行なわれる。

ＵＢ２０Ｕ１ＬＢ２ＯＬからのデータ読出しにおいては
、１レコードの先頭データの読出しに際し、ＲＡＬＩレ
ジスタ２６Ｕ、ＲＡＬレジスタ２６ｍの内容がＢＵＵレ
ジスタ２７Ｕ１ＢＬＩＬレジスタ２７ｍに、Ｒ８Ｕレジ
スタ４３Ｕ、Ｒ８Ｌレジスタ４３Ｌの内容がＲＣＵカウ
ンタ４９Ｕ、ＲＣＬカウンタ４９ｍに、そしてＶＤＬレ
ジスタ４７の内容がＶＣＴカウンタ４８に、主制御部３
８内の制御タイミング発生回路６０からのルーコード処
理開始の指定タイミングでロードされる。ＲＣＵカウン
タ４９ｔＪ１ＲＣＬカウンタ４９Ｌ、およびＶＣＴカウ
ンタ４８は、ｕ　８２０Ｕ、１　Ｂ　２０’Ｌからのデ
ータ読出し毎に−１される。この例では、マーシャ１０
に供給されるレコードは、。

ＩＮアライナ１３により、比較対象となるキーフィール
ドがその先頭となるように前処理を施されている。した
がって、ＶＣＴカウンタ４８は、キーフィールドの最終
データの読出し時にアンダフロー状態となり、キーフィ
ールドエンドを示すボロー信号を出力する。ＶＣＴカウ
ンタ４８からのボロー信号は、比較制御部６２に導かれ
る。また、ＲＣＵカウンタ４９１．Ｊ％ＲＣＬカウンタ
４９Ｌは、レコード長がＲ８ＵのＵ側レコード、レコー
ド長がＲ８Ｌのし側レコードの最終データの読出し時に
アンダフロー状態となり、レコードエンドを示すボロー
信号を出力する。ＲＣＵカウンタ４９Ｕ、ＲＣＬ力トン
タ４９Ｌからのボロー（言号はＦＵＥフラグ５０Ｕ、Ｆ
ＬＥフラグ５０Ｌに導かれる。これにより同フラグ５０
Ｕ、５０Ｌがセットし、ルーコードの最終データの読出
しであることが示される。

Ｕ　Ｂ２０Ｕ　、　Ｌ　Ｂ２０Ｌから読出されたデータ
は、ＵＰＲレジスタ２２ｔＪ、ＬＯＷレジスタ２２Ｌに
保持される。ＵＰＲレジスタ２２Ｕ、ＬＯＷレジスタ２
２Ｌの保持データはＣＭＰ２３に導かれる。また、ＵＰ
Ｒレジスタ２２Ｕ、ＬＯＷレジスタ２２Ｌの保持データ
はＯＴＵレジスタ２４Ｕ、○ＴＬレジスタ２４Ｌを介し
てＩＮＵＲレジスタ３１Ｕ、ＩＮＬＲレジスタ３１Ｌに
も導かれ、同レジスタ３１Ｕ、３１Ｌに保持される。

ＣＭＰ２３は、ＵＰＲレジスタ２２Ｕ、ＬＯＷレジスタ
２２ｍからの両データの大小を比較する。ＣＭＰ２３の
比較結果は、主制御部３８内の比較制御部６２に導かれ
る。比較制御部６２には、ＶＣＴカウンタ４８からのキ
ーフィールドエンドを示すボロー信号も導かれる。比較
制御部６２は、ＣＭＰ２３からの比較結果が、Ｕ＞Ｌま
たはＵ＜Ｌの場合は、その時点でＵ側レコード（この例
ではＳ　１内のルーコード）とＬ側レコード（この例で
はＳ２内のルーコード）との指定キーフィールド間での
比較結果を確定し、ＣＭＰ２３の比較結果を制御信号発
生回路６５に伝える。これに対し、Ｕ−Ｌの場合には、
比較結果を確定することはできないため、次のデータに
対する比較結果が与えられるまで、比較結果の確定を控
える。但し、ＶＣＴカウンタ４８からのボロー信号によ
り、キーフィールドの終了（キーフィールドエンド）を
検出した場合には、Ｕ−Ｌを確定し、ＣＭＰ２３からの
一致検出結果を制御信号発生回路６５に伝える。なお、
上記の説明で、ＵはｔＪＢ２０Ｕからの読出しデータを
示し、ＬはＬＢ２０Ｌからの読出しデータを示す。

一方、ＩＮＵＲレジスタ３１Ｕ、ＩＮＬＲレジスタ３１
ｍに保持されたＬＩＢ２０Ｕ、ＬＢ２０Ｌからの読出し
データは、ＣＭＰ２３による比較動作と並行して、ＵＲ
Ｂ３０Ｕ、ＬＲＢ３０Ｌに書込まれる。このＬＩＲＢ３
０Ｕ、ＬＲＢ３ＯＬに対する書込みアドレスは、ＲＡＵ
Ｒレジスタ３５Ｕ、ＲＡＬＲレジスタ３５Ｌによって指
定される。ＲＡＵＲレジスタ３５Ｕ、ＲＡＩ、Ｒレジス
タ３５１は、１レコード分の書込みに際しクリアされる
ようになっており、したがって１ＪＢ２０Ｕ、ＬＢ２０
Ｌからの読出しデータは、ＩＪＲＢ３０Ｕ、ＬＲＢ３０
ＬのＯ番地から書込まれる。

主制御部３８内の制御タイミング発生回路６０は、ＦＵ
Ｅフラグ５０ＵおよびＦＬＥフラグ５０Ｌの状態を監視
している。そして、制御タイミング発生回路６０は、Ｆ
ＵＥフラグ５０ＵおよびＦＬＥフラグ５０Ｌが共にセッ
ト状態となったことを検出すると、即ちＵ側レコード、
Ｌ側レコードのうちレコード長の長い方のレコードの最
終データの読出しを検出すると、（ＵＲＢ３０Ｕまたは
ＬＲＢ３ＯＬからのルーコードの読出し出力が可能とな
ったとして）制御信号発生回路６５に各種制御信号の出
力のタイミング指示を与える。

＠制御信号発生回路６５は、制御タイミング発生回路６
０からの指定タイミングで、ＭＯＰレジスタ３９に保持
されているマージ演算指定情報中のＭＲＧ−ＯＰコード
並びにＡｓ／ＤＳビット、および比絞制御部６２からの
比較確定結果に応じ、（Ｊ　Ｂ　２０Ｕ　。

Ｌ８２ＯＬに対する読出しアドレス、割込み制御部６３
、および出力制御部６４などを制御する各種制御信号を
発生する。制御信号発生回路６５は、例えばＲＯＭであ
る。

制御信号発生回路６５は、ＭＲＧ−ＯＰレコードよって
ＲＥＳＴＲＩＣＴ系演算が指定されている場合（即ち、
・この例のようにＲＥＳＴ−ＥＱ演算の場合）第１２図
に示す入出力論理に従って各種制御信号を出力する。但
し、第１２図の入出力論理は、マーシャ１０への入力リ
レーション（この例では、リレーションＳ　ｉ、　Ｓ　
２＞が昇順でソートされていること（Ａｓ／［ＪＳ−０
）を前提としている。この場合、制御信号発生回路６５
は、比較結果がＬｌ＜Ｌであれば、Ｕ　８２０ｔＪから
次のレコードが読出され、ＬＢ２０Ｌから現レコードが
再度読出されるように指示する制御信号を出力する。こ
の制御信号は、例えば、ＲＡＵレジスタ２６Ｕ、ＲＡＬ
レジスタ２６Ｌへのロード信号であり、この場合には、
ＲＡＬレジスタ２６Ｌへのロード信号が出力される。Ｒ
ＡＬレジスタ２６１へのロード信号が出力された場合、
（レコード処理開始時にＲＡＬレジスタ２６Ｌから）Ｂ
ＵＬレジスタ２７Ｌにロードされた現レコードの先頭ア
ドレスが、ＲＡＬレジスタ２６Ｌにロードされる。これ
により、前記したし８２０Ｌからのデータ読出しと同様
にして、現レコードを先頭データより順に再び読出すこ
とが可能となる。一方、ＲＡＵレジスタ２６ＬＪについ
ては、次のデータのアドレス（この場合には、次のレコ
ードの先頭アドレス）を示しており、何等変化はない。

この場合、前記したＵＢ２０Ｕからのデータ読出しと同
様にして、次のレコードを先頭データより順に読出すこ
とが可能となる。これに対し、比較結果が（Ｊ−１また
はＬＪ＞Ｌの場合には、制御信号発生回路６５は、ＵＢ
２０Ｕから現レコードが再度読出され、ＬＢ２ＯＬから
次のレコードが読出されるように指示する制御信号を出
力する。特にＵ−Ｌ（即ちＲＥＳＴ−ＥＱの条件成立）
の場合には、制御信号発生回路６５はＬＲＢ３０Ｌに書
込まれたレコードの出力を指示する有効な（論理“１″
の）出力指示信号８５Ｌを出力する。また、制御信号発
生回路６５は、比較結果に無関係に有効な割込み許可信
＠７４Ｕ、　７４Ｌを出力する。

今、制御信号発生回路６５からの制御信号により、ＩＪ
　Ｂ　２０ｔＪからの現レコードの読出しおよびＬＢ２
０Ｌからの次のレコードの読出しが指示されると共に、
論理゛１″の出力指示信号８５Ｌが出力されたものとす
る。制御信号発生回路６５からの論理“１′の出力指示
信号８５Ｌは、ＦＬＯフラグ５３Ｌに導かれ、これによ
りＦＬＯフラグ５３Ｌはセットする。

出力シーケンス制御部８３は、ＦＬＩＯフラグ５３１Ｊ
およびＦＬ○フラグ５３ｍの状態を監視しており、フラ
グ５３ＬＪ、５３Ｌの少な（とも一方がセットした場合
、同フラグ５３Ｕ、　５３Ｌの状態、および図示せぬ出
力選択制御レジスタの指示内容に応じて出力制御を行な
う。例えば、出力選択制御レジスタにより識別番号ＮＴ
ＩＤの付加が指示されている状態で、上記したようにＦ
ＬＯフラグ５３Ｌが一セットした場合、出力シーケンス
制御部８３は、まずＮＴＩＤ出力制御部８４Ｎに対しＮ
丁ＩＤカウンタ３２からの識別番号ＮＴＴＤの出力を指
示する。また出力シーケンス制御部８３は、出力選択制
御レジスタによる識別番号ＮＴＩＤ付加指示の有無に無
関係に、ＮＴＩＤカウンタ３２にカウントアツプイネー
ブル信号９０を出力する。

ＮＴＩＤ出力制御部８４Ｎは、出力シーケンス制御部８
３からの指示に応じ、出力制御信号９１Ｎ１およびスト
ローブ信号８７Ｎを出力する。出力制御信号９１Ｎは第
１図のゲート３７Ｎに供給される。これによりゲート３
７Ｎがイネーブルされ、ＮＴＩＤカウンタ３２のカウン
ト値である識別番号ＮＴｌ０がゲート３７を介してＲＯ
ＵＴレジスタ３３に導かれる。

一方、上記ストローブ信号８７ＮはＯＲ８Ｇを介してゲ
ート８８に供給される。ゲート８８は、切出し制御部８
９からの出力許可に応じ、０Ｒ８６からの出力信号（こ
の例ではストローブ信号８１Ｎ）をストローブ信号９３
としてＲＯＵＴレジスタ３３に出力する。

なお、切出し制御部８９の制卸動作については、Ｊ　Ｏ
、Ｉ　Ｎ系演算を例にとって詳述する予定であり、ここ
ではＮＴＩＤ出力制御部８４Ｎ、ＬＩＲＢ続出し制御部
８４ｔＪおよびしＲＢ読出し制御部８４１のいずれかが
出力制御動作期間中は、ゲート８８に対し出力許可が与
えられるものとし、説明を省略する。

切出し制御部８９からの出力許可により、ゲート８８か
らの出力信号であるストローブ信号９３がＲＯυＴレジ
スタ３３に出力されると、（ゲート３７Ｎ経由でＲＯＵ
Ｔレジスタ３３に導かれている）ＮＴＩＤカウンタ３２
からの識別番号ＮＴＩＤは、ＲＯ１ＪＴレジスタ３３に
ラッチされる。そして、ＲＯＵＴレジスタ３３にラッチ
されたデータは、８ＭＡ１７を介して図示せぬＨＭに転
送される。

ＮＴＩＤ出力制御部８４Ｎは、ＮＴＩＤカウンタ３２か
らの識別番＠ＮＴＩＤの出力を終了すると、出力シーケ
ンス制御部８３に対して出力終了を通知する。これによ
り、出力シーケンス制御部８３は、ＬＲＢ読出し制御部
８４Ｌに対しＬＲＢ３ＯＬからのレコードの読出し出力
を指示する。なお、フラグ５３ＬＪ、　５３Ｌが共にセ
ットしている場合には、出力シーケンス制御部８３はＵ
ＲＢ続出し制御部８４ＵおよびＬＲＢ読出し制御部８４
Ｌに対し、出力選択制御レジスタで指示された出力順で
読出し指示を与える゛。

ＬＲＢｌＮ出し制御部８４Ｌは、出力シーケンス制御部
８３からの指示に応じ、出力制御信号９１Ｌを出力する
。この出力制御信号９１Ｌは第１図のゲート３７１に導
かれる。これによりゲート３７１はイネーブルさる。こ
の状態で、ＬＲＢｉ！出し制御部８４１はＲＡＬＲレジ
スタ３５ＬおよびＣＴＲカウンタ５６をクリアし、しか
る後ＲＡＬＲレジスタ３５Ｌを用いてＬＲ８３０Ｌから
のデータ読出しを行なう。また、ＬＲＢ続出し制御部８
４Ｌは、ＬＲＢ３０１から所定バ・イトのデータを読出
す毎に、ＲＡＬＲ３ＳＬおよびＣＴＲカウンタ５６の内
容を＋１すると共に、ストローブ信号８７Ｌを出力する
。このストローブ信号８７Ｌは０Ｒ８６を介してゲート
８８に供給され、ストローブ信号９３としてＲＯＵＴレ
ジスタ３３に供給される。これにより、（ゲート３７Ｌ
経由でＲＯＬＪＴレジスタ３３に導かれている）ＬＲＢ
３０Ｌからの読出しデータは、ＲＯｔＪＴレジスタ３３
にラッチされ、前記したように８ＭＡ１７を介してＨＭ
に転送される。なお、ＬＲＢ３０１からのデータ読出し
期間中、ＵＢ２０ｔＪ、ＬＢ２ＯＬから次のレコードを
読出し、同レコードを所定バイト単位でＵ　ＲＢ　３０
ＬＩＳＬＲＢ３ＯＬの０番地から書込むことも可能であ
る。この場合、ＵＲ８３０ＬＪ、ＬＲＢ３０Ｌに対する
リード／ライト動作は、ＬＩ８２０（Ｊ、ＬＢ２ＯＬに
対するそれと同様に、時分割で行なう必要がある。

このようにして、１レコード分のＬＲＢ３０Ｌからの読
出しデータが（識別番号ＮＴＩＤに続いて）マーシャ１
０から出力されたものとする。このとき、ＣＴＲカウン
タ５Ｇの内容とＲ８Ｌレジスタ４３ｍの示すＬ側すレー
ション（この例ではＳ　２）のレコード長とを比較する
ＣＭＰ５９１の比較結果は、一致を示している。ＬＲ８
読出し制御部８４１は、ＣＭＰ５９Ｌの一致検出により
１レコードの読出し出力終了を判断し、出力シーケンス
制御部８３に対して出力終了を通知する。（ＦＵＯフラ
グ５３Ｕがセットされていないこの例では）出力シーケ
ンス制御部８３は、ＬＲＢ読出し制御部８４Ｌからの出
力終了通知により１出カシ−ケンスの終了を判断し、カ
ウンタストローブ信号９２を０Ｒ９４に出力する。

ントアップイネーブル端子Ｅには、前記したように出力
シーケンス制御部８３からカウントアツプイネーブル信
号９０が供給されている。したがって、ＮＴＩＤカウン
タ３２は上記カウンタストローブ信号９５に応じてカウ
ントアツプする。これにより、識別番号ＮＴＩＤは＋１
される。

上記した動作が繰返され、例えば第１０図に示すように
、ＲＡＬレジスタ２６Ｌの内容がＷＡＬレジスタ２５Ｌ
のそれに一致したものとする。この場合、ＷＡＬレジス
タ２５ＬおよびＲＡＬレジスタ２６Ｌの各内容を比較す
るＣＭＰ２８Ｌは、論理“１゛の一致検出信号を出力す
る。この一致検出信号はＡ６８１の一端に導かれる。Ａ
６８Ｌの他端にはＦＬＷＥＤフラグ５１ｍからの論理“
１″の出力信号が導かれている。これは、ＦＬＷＥＤフ
ラグ５１Ｌが前記したようにセット状態にあることによ
る。この場合、Ａ６８Ｌのアンド条件が成立し、Ａ６８
Ｌから論理“１パの信号が出力される。このＡ（３８Ｌ
からの論理“′１”の信号は、ＬＢ２ＯＬに対するリレ
ーションの書込み（この例ではＳ　２）が完了している
状態で、ＲＡＬレジスタ２６Ｌの示す読出しアドレスが
ＷＡＬレジスタ２５Ｌの書込みアドレスに一致したこと
、即ちＬＢ２ＯＬが空状態となったことを示す。八〇８
しからの論理“１”の信号はゲート６９Ｌに導かれる。

ゲート６９Ｌは、Ａ６８Ｌからの論理″１″の信号を、
制御タイミング発生回路６０からの指定タイミング（レ
コードエンド検出タイミング）でゲートする。この結果
、Ａ６８Ｌからの論理“１パの信号はＦＬＥＭＰフラグ
５２Ｌに出力され、同フラグ５２ｍはセットする。ＦＬ
ＥＭＰフラグ５２Ｌからの論理“１″の（セット）出力
信号はＡ７３Ｌの一端に導かれる。Ａ７３Ｌの他端には
制御信号発生回路６５からの割込み許可信号７４Ｌが導
かれる。この場合、割込み許可信号７４Ｌは前記したよ
うに論理１１１＋１（第１２図参照）であり、したがっ
てＡ７３Ｌは論理“１パの信号を出力する。

Ａ７３Ｌからの論理“１°′の信号は、ＯＲ７５を介し
て割込み発生回路７６に導かれ、これにより割込み発生
回路７６はＣＰ　Ｕ　１１に対する割込みを発生する。

ＣＰ　ＬＪ　１１は、マーシャ１０（内の割込み発生回
路７６）からの割込みを受付けると、マーシャ１０のス
テータスの読出しを行ない、割込み要因の判別を行なう
。

ＣＰｔＪｌｌは、マーシャ１０からのステータスの読取
りにより、ＬＢ２０Ｌが空状態となったこと、即ちマー
シャ１０での演算終了を判断する。これは、ＷＡＵレジ
スタ２５ｔＪおよびＲＡＵレジスタ２６Ｕの各内容を比
較するＣ　Ｍ　Ｐ　２８Ｕから一致検出信号が出力され
、ＦＵＥＭＰフラグ５２Ｕがセットした場合もＷＩｉ様
である。ＣＰＬＪｌｌは、上記した関係演算（ＲＥＳＴ
−ＥＱ）で（条件成立により）マージ中１０から出力さ
れたレコードの数（もしＵ側およびＬ測具に出力する場
合であればレコードの組数）を知りたい場合、以下に述
べるようにＮＴＩＤカウンタ３２の内容の読取りを行な
う。

ＣＰ　ＬＪ　１１は、まずマーシャ１０を機器指定して
、しかる後ＮＴＩＤカウンタ３２を指定するコマンドデ
ータ（ＲＥＧ、ｌＮ０＝１．）をコマンド信号ＣＭＤと
共に入出力バス１８に出力する。入出力バス１８上のコ
マンドデータはマーシャ１０の入出力インタフェース４
０内の入力ドライバ１０２を介し、コマンド信号ＣＭＤ
は入出力ドライバ１０１を介し、それぞれＣＭＤレジス
タ４１に供給される。しかして、ＮＴＩＤカウンタ３２
を指定するコマンドデータは、コマンド信号ＣＭＤに応
じてＣＭＤレジスタ４１に保持される。ＣＭＤレジスタ
４１に保持されたコマンドデータは、この例のようにＲ
ＥＧ、ＩＮＤ−１の場合、ゲート１０６を介してＤ　Ｅ
　Ｃ１０７、１０８に供給される。

ＣＰＵ１１は、ＮＴｒＤカウンタ３２を指定するコマン
ドデータを転送すると、リード信号ＲＤを入出力バスｉ
ａｌ出でマーシャ１０に転送する。ＣＰＬｌｌｌからの
リード信号ＲＤは、マーシャ１０の入出力インタフェー
ス４０内の入出力ドライバ１０１−を介してＤ　Ｅ　Ｃ
１０８に供給される。Ｄ　Ｅ　Ｃ１０８は、上記リード
信号ＲＤによりイネーブルされ、ゲート１０６より供給
されるＣＭＤレジスタ４１からのコマンドデータのデコ
ード信号を出力する。上記コマンドデータがＮＴＩＤカ
ウンタ３２を指定しているこの例では、Ｄ　Ｅ　Ｃ１０
８からは出力制御信号１１０が出力される。この出力制
御信号１１０はゲート１１１に供給される。ゲート１１
１にはＮＴＩＤカウンタ、３２からの識別番号ＮＴＩＤ
が供給されている。ゲート１１１は、Ｄ　Ｅ　Ｃ１０ｇ
からの出力制御信号１１０によりイネーブルされ、ＮＴ
　［）カウンタ３２からの識別番！ＮＴＩＤをゲートす
る。この結果、ＮＴＩＤカウンタ３２からの識別番号Ｎ
ＴＩＤは、ゲート１１１を介して出力ドライバ１０３に
出力され、同ドライバ１０３により入出力バス１８に送
出される。

ＣＰ　Ｕ　１１は、入出力バス１８上の識別番号ＮＴＩ
Ｄを取込み、その値から初期値を減じることにより、出
力されたレコード数（組数）を知ることができる。

ところで、所望の関係演算が終了した状態で、ＬＩＢ２
０Ｕ、ＬＢ２０Ｌに格納されているデータに対を使用す
る。具体的には、第１０図の■に示すように、所望のマ
ージ演算コマンド（この例ではＲＥＳＴ−ＮＥ　（Ｌ）
コマンド）と共に、ＵＲＴＲＹ並びにＬＲＴＲＹが指定
さｈたＭＲＧ、ＧＯ：１マント、即ちＭＲＧ、Ｇｏ−Ｕ
ＲＴＲＹ−ＬＲＴＲＹ−１、ＲＥＧ、ｌＮ０−Ｒ８Ｔ−
ＥＮＧ、Ｇｏ−ＯのＭＲＧ、Ｇｏコマンドが適用される
。第７図のクリア回路６１に示すように、ＵＲＴＲＹビ
ットハ、ｏＲ８０Ｕの一端に導かれ、ＬＲＴＲＹＩ＝’
ットは０Ｒ８０Ｌの一端に導かれる。したがって、ＬＩ
ＲＴＲＹ−ＬＲＴＲＹ−１のこの例では、０Ｒ８０Ｕ、
８０Ｌの出力レベルは論理“１″となる。このため、制
御タイミング発生回路６０からのスタートタイミングで
、ＬＪＲＴＲＹビットに対応してＲＡｔＪレジスタ２６
（ＪおよびＦＵＥＭＰフラグ５２Ｕがクリアされ、ＬＲ
ＴＲＹビットに対応してＲＡＬレジスタ２６ＬおよびＦ
ＬＥＭＰフラグ５２Ｌがクリアされる。一方、ＷＡＵレ
ジスタ２５ｔＪＳＷＡＬレジスタ２５Ｌ１ＦＵＷＥＤフ
ラグ５１ｔＪ、ＦＬＷＥＤフラグ５１Ｌについては、前
の状態、即ち第１０図の■に示すＲＥＳＴ−ＥＱ　（Ｌ
）、ＥＮＧ、Ｇ。

コマンドの実行終了時の状態を保持する。したがって、
ＵＢ２０ｔＪ、ＬＢ２ＯＬに格納されているデータに対
し、その先頭データから所望の演算（この例ではＲＥＳ
Ｔ−ＮＥ　（Ｌ）演算）を行なうことができる。なお、
ＲＥＳＴ−ＮＥコマンドでは、条件データのキーフィー
ルドと、対象リレーションのそれとが等しくなく、且つ
ＬＢ２０Ｌに対するレコード更新が行なわれるときのＵ
側データ（レコード）が出力対象となる。

次に、ＬＢ２０Ｌの容量を越える対象リレーションに対
するＲＥＳＴＲＩＣＴ系演算演算ＥＳＴ−ＥＱ演算）に
ついて、第１３図および第１４図を参照して説明する。

なお、第１３図は第１０図に、第１４図は第１１図に対
応する。今、条件データとしての第１のリレーションを
８１、対象リレーション（第２のリレーション）を＄２
とする。また、Ｓ２は、ＬＢ２０Ｌの容量単位に応じて
Ｓ２１・〜８２３に分割されるものとする。なお、条件
データであるＳ　１は、ＵＢ２０Ｕの容量を越えないこ
とを前提とする。この場合、ＣＰ　ＩＪ　１１からマー
シャ１０に対し、まずＬＯＡＤ　（ＩＪ）、ＥＮＧ、Ｇ
ｏコマンドが与えられる。これによりＵＢ２０Ｕに関す
るレジスタ、フラグ類がクリアされ（第１３図の■ＬＯ
ＡＤ　（ＬＪ）　、ＥＮＧ、Ｇｏコマンドの欄参照）、
ＳｌがＵＢ２０ＵのＯ番地から所定バイト単位で書込ま
れる。Ｓ　１の書込みが完了すると、ＣＰＵ１１からマ
ーシャ１０に対し、ＲＥＳＴ−ＥＱ　（Ｌ）、ＥＮＧ、
Ｇｏコマンドが与えられる。これにより、ＬＢ２０Ｌに
関するレジスタ、フラグ類がクリアされ（第１３図の■
ＲＥＳＴ−ＥＱ　（Ｌ）、ＥＮＧ。

ＧＯコｖン）［）ａｌｌ照）　、Ｓ２１をＬＢ２０Ｌ（
７）０番地から始まる領域に書込む動作が開始される。

ＬＢ２ＯＬへのデータ書込みが開始されると、前記した
ようにＵＢ２０ＵおよびＬＢ２０Ｌからのデータ読出し
が開始され、ＶＤＬレジスタ４７で指定されたキーフィ
ールド部分の比較が行なわれる。そして、ＦＵＥフラグ
５０ＵおよびＦＬＥフラグ５０Ｌが共にセット状態とな
ると、レコード間の比較結果、ＭＲＧ、Ｇｏコマンド、
およびＡｓ／ＤＳピットにより、ＬＪＲＢ３０ＬＪ、Ｌ
ＲＢ３０Ｌに書込まれたレコードに対する出力指示、お
よびレコード更新が制御され、次のレコード処理に進む
。このとき、識別番号ＮＴＩＤに対する出力制御も行わ
れることは勿論である。

このようにして、ＲＥＳＴ−ＥＱ　（Ｌ）、ＥＮＧ、Ｇ
ｏコマンドで指定された演算が実行され、例えば第１３
図および第１４図の■に示すように、ＲＡＬレジスタ２
６Ｌの内容がＷＡＬレジスタ２５Ｌのそれ・に一致し、
ＣＭＰＺ８Ｌから一致検出信号が出力されたものとする
。この場合、前記したＲＥＳＴＲＩＣＴ系演算（ＲＥＳ
Ｔ−ＥＱ）の場合と同様に、ＦＬＥＭＰフラグ５２Ｌが
セットし、ＯＰｔ、１１１に対し割込みがかかる。これ
によりＣＰ　Ｕ　１１は、Ｓ　１と８２１との間の演算
終了を判断する。ＣＰｕ１１は、次の８２２とＵＢ２０
１Ｊ内の８１との間のＲＥＳＴ−ＥＱ演算のために、マ
ーシャ１０に対し、ＲＥＳＴ−ＥＱ　（Ｌ）　、ＥＮＧ
、ＧＣ）コマンドを与える。但し、Ｓｌについては、再
度先頭レコードから読出す必要があるため、第１３図の
■に示すように、ＵＲＴＲＹが指定されたＥＮＧ、Ｇ。

コマンド、即ちＥＮＧ、Ｇｏ−ＵＲＴＲＹ−１、ＲＥＧ
、ＩＮＤ−Ｒ３Ｔ−ＭＲＧ、Ｇｏ−ＬＲＴＲＹ−０のＥ
ＮＧ、Ｇｏコマンドが適用される。

この場合、マーシャ１０の起動に際し、第７図のクリア
回路６１により、論理゛１”のＵＲＴＲＹビットに応じ
てＲＡＵレジスタ２６ＵおよびＦＬＪＥＭＰフラグ５２
１，１がクリアされ、論理“１″のＥＮＧ。

Ｇｏビット（およびＵ／ＬビットによるＬＢ２０Ｌ指定
）に応じてＷＡＬレジスタ２５Ｌ、ＦＬＷＥＤフラグ５
１Ｌ、ＲＡＬレジスタ２１３Ｌ、ＦＬＥＭＰフラグ５２
Ｌがクリアされる。また、ＷＡＵレジスタ２５ＬＩＳＦ
ＬＪＷＥＤフラグ５１ＬＪについては、前の状態を保持
する。したがって、ＵＢ２０Ｕに既に書込まれているＳ
　１については、その先頭レコードからの読出しが可能
となる。また、Ｓ　１が全て読出され、ＵＢ２０Ｕが空
状態となる場合の正しい検出も可能となる。一方、３２
２については、その先頭レコードからＬＢ２０Ｌに書込
まれ、同先頭レコードから読出されることは、明らかで
ある。

このようにして、ＲＥＳＴ−ＥＱ　（Ｌ）　、並びにＵ
ＲＴＲＹ指定のＥＮＧ、Ｇｏコマンドで指定された演算
が実行され、例えば第１３図および第１４図の■に示す
ように、ＲＡＬＪレジスタ２６Ｕの内容がＷＡＬＪレジ
スタ２５ＬＪのそれに一致し、ＣＭＰ２８Ｕから一致検
出信号が出力されたものとする。

この場合、ＦＵＥＭＰフラグ５２Ｕがセットし・、ＣＰ
Ｕ１ｔに対し割込みがかかる。これによりＣＰｔＪｌｌ
は、Ｓ　１と８２２との間の演算終了を判断する。

ＣＰ　Ｌｌ　１１は、次の８２３とＵＢ２ＯＵ内の８１
との間のＲＥＳＴ−ＥＱ演算のために、マーシャ１０に
対し、ＲＥＳＴ−ＥＱ　（Ｌ）　、並びにＬＩＲＴＲＹ
指定のＥＮＧ、Ｇｏコマンドを与える。これにより、Ｕ
Ｂ２０Ｕに既に書込まれているＳ　１と、ＬＢ２０Ｌに
新たに書込まれるＳ２３との間のＲＥＳＴ−ＥＱ演算が
、その先頭レコードから行なわれる。

次に、マーシャ１０による関係演算処理について、ＪＯ
ＩＮ系演算の場合を例にとり説明する。ＪＯＩＮ系演算
は、２つのリレーションの指定キーフィールドの比較を
行ない、条件が成立した組で新たなリレーションを作り
出す、いわゆる２ストリ一ム入力合成出力型の演算であ
る。例えば、ＪＯＩＮ系演算の１つであるＪＯＩＮ−Ａ
ＬＬ演算では、２つのリレーションの全ての組合わせレ
コードが無条件で出力される。

マーシャ１０によるＪＯＩＮ系演算では、ＬＯＡＤ（Ｕ
）演算指定により、第１のリレーションをＬＪ　８２０
ＬＩに格納した後、ＪＯＩＮ（Ｌ）系演算指定により第
２のリレーションをＬＢ２０Ｌに格納しつつ、ＪＯＩＮ
演算が行なわれる。そして、（ＪＢ２０ＬＪからの読出
しレコード（Ｕ側しコード）の指定キーフィールドと、
ＬＢ２ＯＬからの読出しレコード（Ｌ側しコード）のそ
れとの比較を行ない、演算条件が成立したとき、ＵＯＩ
およびＬ側しコードの出力指示が制御信号発生回路６５
から与えられる。ＪＯＩＮ−ＡＬＬ演算における制御信
号発生回路６５の入出力論理を、第１５図に示す。−但
し、第１５図の入出力論理は、マーシャ１０への入カリ
よび第２のリレーションは、ＵＢ２０Ｕ、ＬＢ２０Ｌの
容量を越えず、そのソート類も同じ必要がある。

ソート類が同じであることは、前記したＲＥＳＴＲＩＣ
Ｔ系演算の場合にも同様である。

さて、ＬＪＢ２０Ｕ、ＬＢ２０Ｌからの読出しレコード
は、ＵＲＢ３０ｔＪ、ＬＲＢ３０Ｌに書込まれる。そし
て、ＦＵＥフラグ５０ｔＪおよびＦＬＥフラグ５０シが
共にセット状態となると、即ち、Ｕ側しコードおよびＬ
側しコードの最終データの読出しが共に検出されると、
ｌ！ｉ１１御信号発生信号発生回路６５たＲＥＳＴＲＩ
ＣＴ系演算の場合と同様に、Ｕ　ＲＢ　３０Ｕ、ＬＲＢ
３０Ｌに書込まれたレコードの出力指示、およびレコー
ド更新の制御を行なう。今、ＪｏｔＮ−ＡＬＬ演算が指
定されているものとすると、制御信号発生回路６５は、
第１５図の入出力論理に示すように、論理゛１”の出力
指示信号８５Ｕ、８５Ｌを出力する。またｔｉｌＪ　ｉ
ｌｌ信号発生回路６５は、ＬＢ２０Ｌからの読出しレコ
ードが第２のリレーションの最終レコードであるか否か
（ＬＥＮＤであるか否か）により、レコード更新制御を
行なう。もし最終レコードでない場合には、制御信号発
生回路６５は、Ｕ　Ｂ　２０Ｕから現レコードが再度読
出され、ＬＢ２０Ｌから次のレコードが読出されるよう
に指示する制御信号を出力する。これに対し、最終レコ
ードの場合（ＬＥＮＤの場合）には、制御信号発生回路
６５は、ＵＢ２０ＬＩから次のレコードが読出され、Ｌ
Ｂ２０Ｌから（第２のリレーションの）先頭レコードが
読出されるように指示する制御信号を出力する。

制御信号発生回路６５からの論理“１″の信＠８５Ｕ、
ａｓ１は、ＦＬＩＯフラグ５３Ｕ、ＦＬＯフラグ５３Ｌ
に導かれ、これにより同フラグ５３Ｕ、５３Ｌはセット
する。出力シーケンス制御部８３は、ＦｔＪＯフラグ５
３ＬＩおよびＦＬＯフラグ５３Ｌを監視しており、フラ
グ５３Ｕ、　５３Ｌの少なくとも一方がセットした場合
、同フラグ５３ＬＪ、５３Ｌの状態、および図示せぬ出
力選択制園レジスタの指示内容に応じて出力制御を行な
う。例えば、出力選択製面レジスタにより識別番号ＮＴ
ＩＤの付加が指示され、且つＵ側しコード→Ｌ側レコー
ドの出力順が指示されている状態で、上記したようにＦ
ＵＯフラグ５３ＵおよびＦＬＯフラグ５３Ｌがセットし
た場合、出力シーケンス制御部８３は、まずＮＴＩＤ出
力制御部８４Ｎに対しＮＴＩＤカウンタ３２からの識別
番号ＮＴ１０の出力を指示する。また出力シーケンス制
御部８３は、出力選択制御レジスタによる識別番号ＮＴ
ＩＤ付加指示の有無に無関係に、ＮＴＩＤカウンタ３２
にカウントアツプイネーブル信号９０を出力する。

ＮＴＩＤ出力制御部８４Ｎは、出力シーケンス制御部８
３からの指示に応じ、前記したＲＥＳＴＲＩＣＴ系演算
の場合と同様に、出力制御信号９１Ｎおよびストローブ
信号８７Ｎを出力し、ＮＴＩＤカウンタ３２で生成され
た識別番！ＮＴＩＤをＲＯＵＴレジスタ３３にラッチせ
しめ、外部に出力する。ＮＴＩＤ出力制御部８４Ｎは、
ＮＴＩＤカウンタ３２からの識別番号ＮＴＩＤの出力を
終了すると、出力シーケンス制御部８３に対して出力終
了を通知する。

これにより、出力シーケンス制御部８３は、ＵＲＢ読出
し制御部８４Ｕに対してＵ　Ｒ８３０Ｕからのレコード
の読出し出力を指示すると共に、切出し制御部８９にＵ
（Ｉｎレコードに対する切出し制御を指示する。

ＵＲＢ続出し制御部８４［Ｊは、出カシーケンス制糎部
８３からの指示に応じ、出力制御信号９１Ｕを出力する
。この出力制御信号９１１Ｊは第１図のゲート３７ＬＪ
に導かれる。これによりゲート３７Ｕはイネーブルされ
、Ｕ　ＲＢ　３ＱＬＪからの読出しデータのＲＯＵＴレ
ジスタ３３への出力が許可される。この状態で、ＵＲＢ
読出し制御部８４１ＪはＲＡＵＲレジスタ３５１Ｊおよ
びＣＴＲカウンタ５６をクリアし、しかる後ＲＡＬＪＲ
レジスタ３５Ｕを用いてＵ　ＲＢ　３０Ｕからのデータ
読出しを行なう。また、ＵＲＢ続出し制御部８４ｔＪは
、ＩＪ　ＲＢ　３０ｔＪから所定バイトのデータを読出
す毎に、ＲＡＵＲレジスタ３５ＵおよびＣＴＲカウンタ
５６の内容を＋１すると共に、ストローブ信号８７ＬＪ
を出力する。ＣＴＲカウンタ５６の内容は、ＣＭ　Ｐ　
５７Ｕ〜５９Ｕ、ＣＭＰ５７Ｌ〜５９Ｌに導かｏＳＬＢ
レジスタ５５Ｌ１Ｒ８Ｌレジスタ４３Ｌと比較される。

ＣＭＰ５７Ｕ、　５８１ＪおよびＣＭＰ５７Ｌ。

５８Ｌの比較結果は切出し制御部８９に導かれる。

切出し制御部８９は、出力シーケンス制御部８３からＵ
側しコードの切出し制御を指示された場合、ＣＭＰ５７
ＵおよびＣＭＰ５８ＬＩを監視する。そして、切出し制
御部８９は、現読出し中のデータのレコード内位置を示
すＣＴＲカウンタ５６の内容（この例では、ＲＡｔＪＲ
レジスタ３５Ｕの内容、即ちＵＲＢ３０Ｕに対する読出
しアドレスに一致）をＸとすると、ＣＭ　Ｐ５７Ｕ　、
　５７Ｕにより０８ＵＡ≦Ｘ≦０８ＬＩＢが検出されて
いる期間は、ゲート８８に対して出力許可を与える。即
ち、切出し制御部８９は、通常はゲート８９に対して出
力許可を与えているが、出力シーケンス制御部８３から
切出し制御を指示されると、出力許可／禁止の制御を行
なう。この結果、切出し制御部８９から出力許可が与え
られている期間だけ、ＵＲＢ読出し１ＩｉｌＪ　１１１
部８４Ｕからのストローブ信号８７Ｕがストローブ信号
９３としてＲＯ（ＪＴレジスタ３３に導かれ、ＬＩ　Ｒ
８３０ＬＩからの読出しデータがＲｏｔ、ＩＴレジスタ
３３にラッチされる。したがって、０８ＵＡ　（第１の
切出し位置）および０８ＵＢ　（第２の切出し位置）を
適切な値に設定することにより、出力対象となるＵ側し
コードから所望の属性だけを選択的に切出し出力するこ
とができる。これは、Ｌ側しコードについても同様テア
−ル。なお、０８ＵＡ　（Ｏ８ＬＡ）−０、ｏＳＵＢ　
（Ｏ８ＬＢ）−Ｒ８ｔＪｆ７）場合ニハ、ルーコード分
のデータがそのまま出力される。

Ｕ　ＲＢ　３０Ｕからの読出しデータが該当レコードの
最終データ、となると、ＣＭ　Ｐ　５９Ｕは一致を検出
し、一致検出信号を出力する。ＵＲＢ読出し制御部８４
Ｕは、ＣＭＰ５９Ｌｊから一致検出信号が出力されると
、レコード読出し終了を判断し、その旨を出力シーケン
ス制御部８３に通知する。出力シーケンス制御部８３は
、ＬＩＲＢ読出し制御部８ｔｌＪから終了が通知され、
この例のようにＦＬＯフラグ５３Ｌがセットされている
と、ＬＲＢｖｇ出し制御部８４Ｌに対してＬＲ８３０Ｌ
からのレコードの読出し出力を指示すると共に、切出し
制御部８９にＬ側しコードに対する切出し制御を指示す
る。これにより、上記した場合と同様にして、Ｌ側しコ
ードのうち０８ＬＡ≦Ｘ≦０３ＬＢを満足するフィール
ド部分のデータが切出し出力される。

ＬＲＢ読出し制御部８４シは、１レコードの読出し制御
を終了すると、その旨を出力シーケンス制御部８３に通
知する。出力シーケンス制御部８３は、ＬＲＢ読出し制
御部８４１からの出力終了通知により１出カシ−ケンス
の終了を判断し、カウンタストロ−、ブ信号９２を出力
する。この信号９２はＯＲ９４を介してカウンタストロ
ーブ信号９５としてＮＴＩＤカウンタ３２のクロック端
子ＣＫに供給される。

これにより、ＮＴＩＤカウンタ３２の内容（ＩＩ別番号
ＮＴＩＤ）が＋１される。

以下、同様にしてＪＯＩＮ−ＡＬＬ演算が繰返し行われ
、その都度、識別番号ＮＴＩＤ、Ｕ側レコードおよびＬ
側しコードの組が出力される。そして、ｔＪＢ２ＯＬが
空状態となりＦＬＩＥＭＰフラグ５２Ｕがセットすると
、制御信号発生回路６５からの論理“１″の割込み許可
信号７４ＬＩに応じてＡ７３Ｕから論理゛１″の信号が
出力される。この論理１１１　ＩＪの信号はＯＲ７５を
介して割込み発生回路７６に供給され、これにより同回
路７６からＣＰ　Ｕ　１１に対する割込みが発生される
。ＣＰ　ＩＪ　１１は、この割込みに応じてマーシャ１
０のステータスの読取りを行ない、演算終了を判断する
。

さて、上記のＪＯｔＮ−ＡＬＬ演算においては、第１の
リレーションのレコード数が２ｎ、第２のリレーション
のレコード数が２″′Ｌであるものとすると、その出力
リレーションのレコード数は２ｎ＋ｍとなる。したがっ
てＮＴＩＤカウンタ３２のビット長１としては少なくと
もｎ＋ｍビット必要である。もしソフトウェアの設定ミ
スなどにより、ｌ＜ｎ＋ｍとなった場合には、上記のＪ
ＯＩＮ−ＡＬＬ演算においてＮＴＩＤカウンタ３２がオ
ーバーフロー状態となり、出力リレーション中の識別番
号ＮＴＩＤがユニークでなくなってしまう。そこでこの
実施例では、以下に述べるように、ＮＴＩＤカウンタ３
２のオーバーフロー状態を検出するようにし、同状態の
検出時には動作を停止してＣｐｕｉｉに異常終了を通知
するようにしている。

ＮＴＩＤカウンタ３２は、そのカウント値がオール゛１
”となると、キャリー出力端子ＣＯから論理゛１”のキ
ャリー信号９６を出力する。このキャリー信号９６はＡ
１２１に入力される。Ａ１２１には、出力シーケンス制
御部８３からＮＴＩＤカウンタ３２に供給されるカウン
トアツプイネーブル信号９０およびカウンタストローブ
信号９５も入力される。Ａ１２１は、ＮＴＩＤカウンタ
３２から論理“１″のキャリー信号９Ｂが出力された次
のカウンタスト０−ブ信号９５のタイミング、即ちＮＴ
ＩＤカウンタ３２がオーバーフロー状態となるタイミン
グで論理“１″の信号を出力する。Ａ１２１からの論理
“１”の信号はＦＯＶＦフラグ１２２に供給される。Ｆ
ＯＶＦフラグ１２２は、Ａｌ２１からの論理“１”の信
号に応じてセットし、これによりＮＴＩＤカウンタ３２
がオーバーフロー状態となったことが示される。

ＦＯＶＦフラグ１２２がセットすると、そのセット出力
によりマーシャ１０の動作（この例ではＪＯＩＮ−ＡＬ
Ｌ演算）が停止され、次に述べるようにＣＰ　ＩＪ　１
１に対する割込み（エラー割込み）が発生する。即ち、
ＦＯＶＦフラグ１２２のセット出力は異常検出回路１２
３に供給される。異常検出回路１２３はＦＯＶＦフラグ
１２２のセット出力により異常（エラー発生〉を検出す
ると、論理“１”の信号を出力する。異常検出回路１２
３からの論理“１”の信号はＯＲ７５を介して割込み発
生回路７Ｇに供給され、これにより同回路７６からＣＰ
　ｔＪ　１１に対する割込みが発生される。ＣＰＵ１１
は、この割込みに応じ、ＦＯＶＦフラグ１２２等によっ
て示されるマーシャ１０のステータスの読取りを行ない
、ＮＴＩＤカウンタ３２のオーバーフローによる異常終
了を判断する。これにより、ソフトウェア設定ミスによ
るシステムの誤動作が防止できる。

［発明の効果］ 以上詳述したようにこの発明によれば、各種の関係演算
が、極めて効率よく行なえる。また、この発明によれば
、演算条件成立により外部に出力されるレコード（レコ
ード組）に新たな識別子を、ｔｆすことができるので、
その後のデータ処理に極は、その旨を検出して動作を停
止し、上位装置に異常終了を通知できるので、システム
の誤動作を防止できる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマーシャ（関係演算
処理装置）のブロック構成図、第２図は第１図のマーシ
ャを適用する関係データベースエンジン（ＲＤＢＥ）の
全体構成図、第３図はマージ演算指定情報のフォーマッ
ト図、第４図はコマンドデータのフォーマット図、第５
図は第１図に示す主制御部の機能構成を示すブロック図
、第６図は第５図に示す割込み制御部周辺のブロック構
成図、第７図は第５図に示すクリア回路周辺の回路構成
図、第８図は第５図に示す出力制御部周辺のブロック構
成図、第９図は第１図に示す入出力インタフェースのブ
ロック構成図、第１０図はＲＥＳＴＲＩＣＴ　（制約）
系演算（ＲＥＳＴ−ＥＱ）を実行するためのコマンド列
と、各コマンドによる起動時および終了時における各種
レジスタ、フラグ類の内容との対応関係を示す図、第１
１図は第１０図に示す各コマンドの実行終了時のＵ／［
バッファへの書込み並びに読出し位置の変化を説明する
図、第１２図はＲＥＳＴＲ（ＣＴ　＜制約）系演算（Ｒ
ＥＳＴ−ＥＱ）が指定されている場合の制御信号発生回
路の入出力論理の一例を示す図、第１３図および第１４
図は第１ｏ図および第１１図に対応するもので、対象リ
レーションがマーシャのバッファ容量を越える場合のＲ
ＥＳＴＲＩＣＴ（制約）系演算を説明するための図、第
１５図はＪＯＩＮ系演算（ＪＯＩＮ−ＡＬＬ）が指定す
れている場合の制御信号発生回路の入出力論理の一例を
示す図である。 １０・・・マーシャ、１１・・・ＣＰ　ＩＪ、　２０ｊ
Ｊ・・・Ｕバッファ、２０Ｌ・・・Ｌバッフ１．２３．
２８Ｕ、　２８Ｌ、　５７Ｕ〜５９Ｕ。 ５７１〜５９Ｌ・・・比較器（ＣＭＰ）、２７Ｕ・・・
ＢＬＪＵレジスタ、２７Ｌ・・・ＢＵＬレジスタ、３０
ｔＪ・・・ＵＲＢバッファ、３０Ｌ・・・ＬＲＢバッフ
ァ、３２・・・ＮＴＩＤカウンタ、３８・・・主制御部
、３９・・・ＭＯＰレジスタ、４１・・・ＣＭＤレジス
タ、４２・・・ＴＲＮレジスタ、４３Ｕ・・・Ｒ８Ｕレ
ジスタ、４３Ｌ・・・Ｒ８Ｌレジスタ、４７・・・ＶＤ
Ｌレジスタ、５０Ｕ・・・ＦＵＥフラグ、５０ｍ・・・
ＦＬＥフラグ、５１Ｕ・・・ＦＵＷＥＤフラグ、５１Ｌ
・・・ＦＬＷＥＤフラグ、５２ＬＩ・・・ＦｔＪＥＭＰ
フラグ、５２’Ｌ・・・ＦＬＥＭＰフラグ、５３Ｕ・・
・ＦＵＯフラグ、５３Ｌ・・・ＦＬＯフラグ、５４ＬＩ
−Ｏ８ＵＡレジスタ、５４Ｌ・・・０８ＬＡレジスタ、
５５Ｕ−Ｏ８Ｕ　Ｂ　レジスタ、５５Ｌ・・・０８ＬＢ
レジスタ、６１・・・クリア回路、６２・・・比較制御
部、６３・・・割込み制御部、６４・・・出力制御部、
６５・・・制御信号発生回路、８３・・・出力シーケン
ス制御部、８４Ｎ・・・ＮＴＩＤ出力制御部、８４Ｕ・
・・ｔＪＲＢ読出し制御部、８５Ｌ・・・ＬＲＢ読出し
制御部、１２２・・・ＦＯＶＦフラグ。 出願人　工業技術院長　等々力　達 第２図 第３図　　　　第４図 第５図 コ三ｔシリ（ｒビ壱１３３８ 第６図 第７図 第８図 Ｍ　９　図 第１０図 第１１図 第１２図 第１３図

Claims (1)

【特許請求の範囲】
1. 第１のリレーションを格納する第１バッファと、第２の
   リレーションを格納する第２バッファと、演算種別を示
   すオペレーションコード、および上記第１または第２バ
   ッファのいずれか一方を指定するバッファ指定ビットを
   保持する第１レジスタと、上記第１または第２バッファ
   に格納されるリレーションを構成するレコード数を保持
   する第２レジスタと、上記第１または第２バッファに格
   納されるリレーションを構成するレコードのレコード長
   を示すレコード長情報を保持する第３レジスタと、上記
   リレーションのキーフィールド長を示すキーフィールド
   長情報を保持する第４レジスタと、上記第１レジスタに
   保持された上記オペレーションコードによりロード処理
   が指定されている場合、上記第１または第２バッファの
   うち上記バッファ指定ビットで指定されたバッファに、
   上記第２レジスタで指定されるレコード数、および上記
   第３レジスタで指定されるレコード長で示されるデータ
   量の上記リレーションを書込む手段と、上記第１レジス
   タに保持された上記オペレーションコードにより関係演
   算処理が指定されている場合、上記第１または第２バッ
   ファのうち上記バッファ指定ビットで指定されたバッフ
   ァに、上記第２レジスタで指定されるレコード数、およ
   び上記第３レジスタで指定されるレコード長で示される
   データ量の上記リレーションを書込む一方、上記第１お
   よび第２バッファから１レコードずつデータを読出す手
   段と、上記第１バッファから読出された１レコード分の
   データを一時格納する第３バッファと、上記第２バッフ
   ァから読出された１レコード分のデータを一時格納する
   第４バッファと、関係演算処理に際し入出力バスより初
   期値設定が可能なカウンタと、上記第１および第２バッ
   ファから読出された上記両レコードを上記第４レジスタ
   で指定されている上記キーフィールド間で比較する比較
   回路と、この比較回路の比較結果および上記第１レジス
   タに保持された上記オペレーションコードに応じ、上記
   第１および第２バッファに対する読出しアドレスの更新
   制御を行なうと共に、上記第３および第４バッファに一
   時格納された両レコードまたはいずれか一方のレコード
   の外部への出力制御を行なう第１出力制御手段と、この
   第１出力制御手段によるレコード出力に際し、上記カウ
   ンタのカウント値を出力レコードの識別子として外部に
   出力する第２出力制御手段と、上記第１出力制御手段に
   よるレコード出力に応じ、上記カウンタのカウント値を
   更新制御するカウンタ制御手段と、このカウンタ制御手
   段によるカウント更新制御タイミングで上記カウンタか
   らのキャリー出力の有無を調べ、カウンタ・オーバーフ
   ローを検出するオーバーフロー検出手段と、この検出手
   段の検出結果に応じてシステム動作を停止し、上位装置
   に異常終了を通知する異常終了通知手段とを具備するこ
   とを特徴とする関係演算処理装置。