JPS61278955A - デ−タバツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数回線を制御する多重通信制御装置において
データバスから並列データを受け、直列データに変換し
て通信回線へ送信するデータバッファ回路に関する。

〔概　要〕

本発明は中央制御装置の制御によりデータバスから並列
データを受け直列データに変換して通信回線へ送信する
多重通信制御装置のデータバッファ回路において、 閉塞モード時に１バイト目のデータを保持し、送信再開
時に１番目の送信割込み要求信号に対応して、はこの保
持データを、２番目以降の送信割込み要求信号に対応し
てはデータバスからのデータを送信することにより、 送信割込み信号の間隔を一定に保ち、ソフトの負担軽減
と収容通信回線の増加を図ったものである。

〔従来の技術〕

従来、この種のデータバッファ回路は、データバスから
並列データを送信割込み要求信号を中央制御装置に知ら
せることにより、データバスバッファを介して送信バッ
ファに取り込み、送信バッファにおいて並直列変換を行
い、その際データバスバッファが空きの状態においては
再び送信割込み要求信号を中央制御装置に知らせ、並列
データをデータバスバッファに取り込み、送信バッファ
内の並列データが直列データに変換され送出された後、
送信バッファが再び空き状態になるとデータバスバッフ
ァ内の並列データが送信バッファに移動し、データバス
バッファが空き状態になると再び送信割込み要求信号を
中央制御装置に知らせる手順を繰り返すダブルバッファ
方式を持ち、中央制御装置のプログラム制御のちとに動
作していた。

〔発明が解決しようとする問題点〕

上記の従来のデータバッファ方式は、第３図に示すよう
に、送信バッファ内に並列データがあり並直列変換を行
っていて、データバスバッファが空き状態で送信割込み
要求信号が中央制御装置に知らされ並列データが取り込
まれていく場合には、送信されるべきレイトがＭビット
であれば、ソフト的には１　／Ｍｘ　８ビツトの等間隔
で監視すればよいが、第４図に示すように閉塞モード状
態で送信バッファおよびデータバスバッファがともに空
きの状態から送信モードに移ると、データバスバッファ
を介し送信バッファに取り込むために送出される１番目
の送信割込み要求信号と、データバスバッファが空き状
態のため送出される２番目の送信割込み要求信号との間
隔Ｔ′が上記の１／Ｍ×８ビット間隔Ｔよりも小さくな
り、ソフト処理上負担になるとともに、多重通信制御装
置に収容される通信回線数が制限されるという欠点があ
った。なお、第３図、第４図において３１４．４１４は
レシーバ、３００．４００は中央制御装置、３１３．４
１３はデータバッファ回路、３０１．４０１は並直列変
換回路、３１０．４１０は送信割込み要求信号である。

本発明の目的は、上記の欠点を除去することにより、ソ
フトの負担を軽減し、多重通信制御装置に収容される通
信回線数を増すことのできるデータバッファ回路を提供
することにある。

〔問題点を解決するための手段〕

本発明のデータバッファ回路は、中央制御装置の制御に
よりデータバスから並列データを受け直列データに変換
して通信回線へ送信する並直列変換回路を含む多重通信
制御装置のデータバッファ回路において、上記並直列変
換回路からの送信割込み要求信号を計数し上記中央制御
装置からの制御信号により所定の信号を発生する計数回
路と、上記中央制御装置からの制御信号により上記デー
タバスからデータを取り込み一時保持するデータレジス
タと、上記計数回路からの信号により上記並直列変換回
路の人力データを上記データバスから直接に行うかまた
は上記データレジスタを介して行うかを選択する選択回
路と、上記計数回路からの信号により上記並直列変換回
路からの送信割込み要求信号の上記中央制御装置への送
出を制御する制御回路とを備えたことを特徴とする。

〔作　用〕

直列データ出力信号の閉塞モード時に、中央制御装置か
らの閉塞信号により、データレジスタはデータバスより
１バイト目のデータを取り込みこれを保持する。

次に閉塞モード状態が解除されると、並直列変換回路か
らの１番目の送信割込み要求信号により計数回路は制御
回路と選択回路に選択信号を送出し、制御回路は上記送
信割込み要求信号の中央制御装置への送出を閉じ、選択
回路はデータレジスタに保持されていた１バイト目のデ
ータを選択して並直列回路へ入力する。そして２番目以
降の送信割込み要求信号に対しては、制御回路は割込み
要求信号を中央制御装置へ送出し、選択回路はデータバ
スからの２バイト目以降のデータを選択して並直列変換
回路へ入力する。かくして閉塞モード状態から送信モー
ド状態に移る場合においても、送信割込み要求信号の間
隔を一定に保つことができる。

〔実施例〕

以下、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック構成図である。

本実施例は、並直列変換回路１０１と、この並直列変換
回路１０１からの送信割込み要求信号１１０を計数し中
央制御袋２１００からの閉塞信号１１１により所定の信
号を発生する計数回路１０８と、中央制御装置１００か
らの閉塞信号１１１によりデータバス１１２からデータ
を取り込み一時保持するデータレジスタ１０７と、計数
回路１０８からの選択信号１０４によりデータをデータ
バス１１２またはデータレジスタ１０７から並直列変換
回路１０１へ入力するかを選択する選択回路１０６と、 計数回路１０８からの選択信号１０４により並直列変換
回路１０１からの送信割込み要求信号１１０の中央制御
装置１００への送出を制御する制御回路１０９とを含ん
でいる。なお、１０２および１０３はそれぞれ直並列変
換回路１０１に含まれるデータバスバッファおよび送信
バッファである。

本発明の特徴は、選択回路１０６、データレジスタ１０
７、計数回路１０８、制御回路１０９を設けたことにあ
る。

次に、本実施例の動作について説明する。本実施例は通
常動作時において、中央制御装置１００、選択回路１０
６、データバスバッファ１０２および送信バッファ１０
３を含む並列直列変換回路ｌＯ１、送信割込み要求信号
の制御回路１０９からなり、データは、並直列変換回路
１０１より送出される通信制み要求信号１１０が、制御
回路１０９を介して中央制御装置１００へ要求した後、
データバス１１２から選択回路１０６を介し、並直列変
換回路１０１内のデータバスバッファ１０２に入る。そ
して送信バッファ１０３にて並直列変換され直列データ
として直列データ出力信号１０５として送出される。

次に中央制御装置１００により直列データ出力信号１０
５を閉塞する要求がソフトよりくると、直列データ出力
信号１０５として次に送出するデータを、データレジス
タ１０７に中央制御装置１００からの閉塞信号１１１に
より保持し、かつ計数回路１０８をクリアする。閉塞が
解除され、送信モードになり送信割込み要求信号が送出
できる状態になると、１番目の送信割込み要求信号１１
０が計数回路１０８で計数され、その際制御回路１０９
は閉じたままであり、選択回路１０６のデータレジスタ
側のバスを開き、データレジスタ１０７の内容を選択回
路１０６を介し並直列変換回路１０１に送出される。次
に２番目の送信割込み要求信号１１０が送出されると計
数回路１０８で計数し、制御回路１０９を開き選択回路
１０６のデータレジスタ側を閉じ、データバス側を開き
データを取り込む。

第２図に閉塞モード状態から送信モード状態に移った後
の流れを示す。レシーバ２１４、中央制御装置２００、
並直列変換回路２０１、データレジスタ２０７よりなり
、最初のデータＤ０を閉塞中にデータバッファ回路２１
３内のデータレジスタ２０７に保持し送信モード状態に
移った後、並直列変換回路２０１から１番目の送信割込
み要求信号２１０ａをソフトに見せず、データレジスタ
２０７に渡す゛ことによりデータレジスタ２０７内のデ
ータＤ０を並直列変換回路２０１に受け渡し、２番目の
送信割込み要求信号２１０ｂよりソフトに見せ、Ｄ＋　
、Ｄｚ　、Ｄｓ　’−のデータを受け取る。ソフトの上
からみた送信割込み要求信号間の時間間隔Ｔは、送信さ
れるべきレイトをＭビットとして１／ＭＸ８ビットで示
される。すなわち、この時間間隔Ｔは一定で、従来のよ
うに１番目と２番目の送信割込み要求信号間で短くなる
ことはない。

〔発明の効果〕

以上説明したように本発明は、閉塞モード中に１バイト
目のデータを保持することにより送信モード以降ソフト
的には一定の間隔で監視すればよく、ソフトの負担を軽
減できる効果がある。従って送信処理動作のピーク的な
送信割込み要求がなくなるため、多重通信制御装置に収
容する通信回線数を増加させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図。 第２図は本発明の処理の流れを示す説明図。 第３図、第４図は従来例の通常データの処理の流れを示
す説明図。 １００．２００．３００．４００・・・中央制御装置、
１０１　。 ２０１．３０１．４０１・・・並直列変換回路、１０２
・・・データハスバッファ、１０３・・・送信バッファ
、１０４・・・選択信号、１０５・・・直列データ出力
信号、１０６・・・選択回路、１０７．２０？・・・デ
ータレジスタ、１０８・・・計数回路、１０９・・・制
御回路、１１０．３１０．４１０・・・送信割込み要求
信号、１１１・・・閉塞状態信号、１１２・・・データ
バス、１１３・・・データバッファ回路、２１０ａ・・
・第１送信割込み要求信号、２１０ｂ・・・第２送信割
込み要求信号、２１４．３１４．４１４・・・レシーバ
、Ｔ、Ｔ’・・・時間間隔。

Claims (1)

【特許請求の範囲】
1. （１）中央制御装置の制御によりデータバスから並列デ
   ータを受け直列データに変換して通信回線へ送信する並
   直列変換回路を含む多重通信制御装置のデータバッファ
   回路において、 上記並直列変換回路からの送信割込み要求信号を計数し
   上記中央制御装置からの制御信号により所定の信号を発
   生する計数回路と、 上記中央制御装置からの制御信号により上記データバス
   からデータを取り込み一時保持するデータレジスタと、 上記計数回路からの信号により上記並直列変換回路の入
   力データを上記データバスから直接に行うかまたは上記
   データレジスタを介して行うかを選択する選択回路と、 上記計数回路からの信号により上記並直列変換回路から
   の送信割込み要求信号の上記中央制御装置への送出を制
   御する制御回路と を備えたことを特徴とするデータバッファ回路。