JPS61278294A - 受信機のスタンバイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ ［産業上の利用分野］ 本発明は、例えば、自動車のドアロックを遠隔操作する
システムの受信装置のように、常時受信可能な状態を維
持する必要のある受信機のためのスタンバイ装置に関す
る。

［従来の技術］ 自動車のドアロック等を電子キーで操作するシステムが
従来より提案されている（例えば特公昭５６−３４７１
９号公報、特開昭５７−１０８３７３号公報）。

この種のシステムにおいては、電子キーに所定の識別信
号を発生する発信機を設け、車体側に受信機を設けて、
受信機が予め定めた識別信号を受信した時に、所定の解
錠動作を行なう構成になっている。

ところで、この種のシステムのうち、自動車から離れた
所からの遠隔操作をも可能にするものにおいては、電子
キーを操作した時に常に作動可能にするために、受信機
の電源は常時供給しておく必要がある。即ち、電子キー
側は、例えば電源スィッチを設けておけば、操作したい
時だけそれをオンすればよいが、受信側に電源スィッチ
を設けたとしても、それをオンしておかないとシステム
が作動しない。

［発明が解決しようとする問題点］ しかしながら、この種のシステムでは盗難防止等のため
、複雑な識別信号を受信し解読しなければならず、受信
機側の装置構成が複雑になり、従ってその消費電力もか
なり大きい。このため、自動車のエンジンを停止させた
状態で、常時受信機に電源を供給しておくと、車載バッ
テリーが過放電になり、最悪の場合にはエンジン始動不
能になる恐れがある。

本発明は、電源スィッチを操作することなく、常時動作
可能で、しかも待機時の消費電力が小さい受信機のスタ
ンバイ装置を提供することを目的とする。

［発明の構成〕 ［問題点を解決するための手段］ 上記目的を達成するため、本発明においては、受信回路
での信号受信の有無を識別する受信識別手段および該受
信識別手段の識別結果に応じて受信ユニット側の電気回
路への供給電力を切換える電力切換手段を設ける。

［作用］ 例えば、遠隔操作用の信号として電波を利用する場合、
受信識別手段は電波が受信されているかどうかを判定し
、電力切換手段は、電波が受信されている時は電気回路
各部に所定の電力を供給するが、電波が受信されなくな
ると、供給電力を小さくして消費電力を下げる。例えば
、受信ユニットには、受信回路と、それが出力する信号
に含まれる情報を識別してドアロック等を制御する制御
回路とが含まれるが、電波を受信しない時は制御回路を
作動させる必要はないので、制御回路に供給する電力は
零にする。

ところで、受信回路にＦＭ復調回路を含む場合。

受信回路の出力端子には、電波を受信しない時は比較的
レベルの大きなホワイトノイズが現われるが、電波（搬
送波）を受信するとノイズレベルは非常に小さくなる。

従って、このノイズレベルを判定することにより、電波
の受信の有無を判定できる。このような判定手段を受信
識別手段として用いる場合、電波を受信している時と電
波を受信していない時の信号レベルの差が大きいため、
受信回路の電源電圧を定格値よりも小さくしてその消費
電力を下げても、電波受信の有無を判定できる。但しそ
のように電源電圧を下げた状態では、受信回路の感度が
低くなり、電波に含まれる信号を解読できない。しかし
、電波を受信しない待機状態においては、電波受信の有
無のみが検出できればよい。

そこで、本発明の好ましい実施例においては、受信回路
の出力端子に得られる電気信号のノイズレベルを判定し
て、外部からの信号受信の有無を識別するとともに、信
号受信無しなら、制御回路の供給電力を零にするととも
に、受信回路への供給電圧を通常よりも小さくする。こ
れにより、待機時の受信ユニット側の消費電力を更に小
さくできる。

なお、上記説明では送信機と受信機との間を結ぶ信号と
して電波を用いる場合を説明したが、勿論。

電波に変えて、超音波、光、磁気など他のものを用いて
も本発明は実施できる。

［実施例］ 以下、図面を参照して本発明の一実施例を説明する。

第１図に、本発明を実施する自動車用の電子錠システム
の受信側、即ち車上装置を示す。第１図を参照すると、
この車上装置には、受信ユニット１０、電源ユニット２
０．信号処理ユニット３０゜マイクロコンピュータ（以
下、ＣＰＵと略す）４０、スイッチマトリクス５０．ド
ライバ６０，７０．８０等々が備わっている。

受信ユニット１０に、受信アンテナＲＡＮが接続されて
いる。電源ユニット２０の入力側電源ライン（ｖｂ）に
は、車上バッテリＢＴが接続されている。スイッチマト
リクス５０には、この例では１６個のスイッチが備わっ
ており、それらはＣＰＵ４０のポートＰＡ及びＦＢに、
マトリクス状に接続されている。これらの１６個のスイ
ッチの状態が、この車上装置自体が持つ唯１つの識別コ
ードに対応する。

ドライバ６０．７０及び８０の出力端子には、それぞれ
、右側ドアロック、左側ドアロック、及びトランクロッ
クの各機構をアンロックに制御するソレノイドＳＬＹ、
ＳＬ２及びＳＬ３が接続されている。ドライバ７０及び
８０は、ドライバ６０と同一構成である。

概略の動作を説明する。受信ユニット１０は、アンテナ
ＲＡＭで受信された信号を、増幅し、復調する。復調さ
れた信号は、信号ラインＳＧ２に出力される。また受信
ユニット１０は、信号の受信の有無に応じた二値信号を
、信号ラインＳＧＩに出力する。受信ユニット１０の電
源ラインＶＣ２には、信号ラインＳＧＩのレベルに応じ
て定まる２種の電圧（５Ｖ又は２．５Ｖ）のいずれかが
、電源ユニット２０から供給される。

信号処理ユニット３０は、信号ラインＳＧ２に現われる
信号を増幅し、ＴＴＬレベルの二値信号に変換する。そ
の二値信号は、信号ラインＳＧ３に出力される。

ＣＰＵ４０は、信号ラインＳＧ３に得られる二値シリア
ル信号を解読し、その結果に応じて出力ポートＰＩＯ，
ＰＩ　１及びＰＩ３の状態、即ちロック解除用のソレノ
イドＳＬＩ、ＳＬ２及びＳＬ３を制御する。またＣＰＵ
４０は、通常はそれが正常に動作中であることを示す矩
形波信号（以下、ボンピング信号という）を、信号ライ
ンＳＧ４に出力する。

電源ユニット２０は、信号ラインＳＧＩが高レベルＨで
あると電源ラインｖＣ２に５ｖの電圧を出力するととも
に電源ラインＶｃｃに５ｖの電圧を出力するが、信号ラ
インＳＧＩのレベルが低レベルＬになると、電源ライン
ｖＣ２の電圧を約２．５ｖに切換え、電源ラインＶＣＣ
の電圧をＯｖにする。但し、信号ラインＳＧ４にボンピ
ング信号が現われていると、信号ラインＳＧＩが低レベ
ルになっても、それが高レベルＨの場合と同じ状態を維
持する。つまり、ＣＰＵ４０は、ボンピング信号を信号
ラインＳＧ４に出力することにより、電力供給を自己保
持する。

後述するように、信号ラインＳＧ３に現われる正規の二
値信号には、予め定めた送信機側の識別コードの情報が
含まれている。ＣＰＵ４０は、その識別コードと、スイ
ッチマトリクス５０の状態で定まる受信機側の識別コー
ドとを比較してそれらが一致する場合に所定の動作を行
なう。

ここで、この電子錠システムの送信機と受信機との間で
伝送する情報の仕様を説明する。この例では、伝送する
信号は、シリアル二値信号であり、一単位の情報は、第
８ａ図に示すように２４ビツトでなっている。即ち、Ｈ
−Ｈ−Ｈ−Ｌと続く予め定めた４ビツトのヘッダ情報、
それに続く４ビツトの制御コード、及び１６ビツトの認
識コード（識別コード）でなっている。

認識コードの第１ビツト（ビット９）及び第１６ビツト
（ビット２４）は、低レベルＬに固定しである。ヘッダ
情報は一単位即ち２４ビツトのシリアルデータの同期を
とるのに利用され、制御コードは、何を制御するのかを
区別するのに利用される。第８ａ図において、ハツチン
グを施したビットは、その時の状態に応じて高レベルＨ
と低レベルＬのいずれかの状態になる。

第２ａ図に、第１図に示す受信ユニット１０の構成を示
す。第２ａ図を参照すると、このユニットには、大きく
分けると４つのブロック１１，１２．１３及び１４が備
わっている。ブロック１１は、高周波増幅回路である。

ブロック】３は、集積回路Ｔｃ１を中心に構成されてい
る。

集積回路ＩＣＩは、モトローラ社製のＭＣ３３５７であ
り、内部に、局部発振器、混合器、リミッタ増幅器、ク
オドラチュア弁別器、アクティブフィルタ等々を備えて
いる。従って、このブロック１３は、ブロック１１の出
力に得られる、周波数変調（正確にはＦＳＫ）された高
周波信号を復調する。復調された信号は、集積回路ＩＣ
Ｉの第９ビンに呪われ、信号ラインＳＧ２に出力される
。ＣＦｌはセラミックフィルタ、Ｘｉ及びｘ２はクリス
タルである。

ブロック１２は、フィルタである。ブロック１４は、ブ
ロック１２の出力端子に、ノイズが現われているかどう
かを判定するノイズ検出回路である。

この受信機が電波を受信しない状態では、フィルタ１２
の出力端子に比較的レベルの大きなホワイトノイズが現
われる。従ってダイオードＤ１及びＤ２でなる整流回路
の出力端子に高レベルＨが現われ、トランジスタＱ２が
オンし、信号ラインＳＧ１が低レベルＬになる。受信機
が電波を受信すると、フィルタ１２の出力端子にノイズ
が現われなくなり、トランジスタＱ２はオフし、信号ラ
インＳＧＩが高レベルＨになる。

電波を受信している状態でも、その電波が変調されてい
ると、復調された信号がフィルタ１２の出力端子に現わ
れ、信号ラインＳＧＩが低レベルＬになる可能性がある
。そこで、この例では、送信機側で電波を出力する時、
最初に約２　Ｑ　Ｑ　ｍ５ｅｃの無変調期間を設けてい
る。従って少なくとも電波を受信した直後は、信号ライ
ンＳＧＩは確実に高レベルＨになる。

後述するように、電源ラインＶＣ２の電圧は５ｖど２゜
５ｖのいずれかに設定される。その電圧が２．５Ｖの時
は、５ｖの時に比べて各回路の消費電流が格段に小さく
なる。そのかわりに、感度が低下する、などの不都合が
生ずるが、電波受信の有無を判定する動作には支障がな
い程度である。

第２ｂ図に、第１図に示す信号処理ユニット３０の構成
を示す。第２ｂ図を参照すると、このユニットには、増
幅回路３１．レベル比較回路３２等々が備わっており、
信号ラインＳＧ２に得られる微弱信号を、ＴＴＬレベル
の二値信号に変換する。その信号は、信号ラインＳＧ３
に出力される。

トランジスタＱ４は通常はオフに設定される。増幅回路
３１に備わったＩＮＶ　１及びＩＮＶ２は、ＣＭＯＳの
インバータである。これらは増幅器として動作する。

第２Ｃ図に、第１図に示す電源ユニット２０の構成を示
す。第２ｃ図を参照して回路の動作を説明する。トラン
ジスタＱＩＯのベース端子はツェナーダイオードＺＤＩ
とダイオードＤｂによって電圧が所定値に固定されてい
るため、トランジスタＱＩＯのエミッタ端子には約５ｖ
の電圧が出力される。

ｗｌ源ラうンＶ　ｃ　２の電圧は、トランジスタＱ１２
の状態に応じて定まる。トランジスタＱ１２がオフの場
合、電源ラインＶ　ｃ　２の電圧は、トランジスタＱ］
、１のベース端子に接続された抵抗器Ｒｂ及びＲｅとの
分圧比と、トランジスタＱＩＯのエミッタ電圧とに応じ
て定まる。前記のようにトランジスタＱＩＯのエミッタ
電圧は５ｖであるため、トランジスタＱ１２がオフの場
合には、電源ラインＶｃ２の電圧は約２．５ｖになる。

トランジスタＱ１２がオンすると、Ｑ１２を通って、ト
ランジスタＱＩＯのエミッタから電源ラインＶ　ｃ　２
に電流が流れるため、ｉＩ！源ライうＶ　ｃ　２の電圧
は約５ｖになる。

一方、電源ラインＶｃｃの電圧は、トランジスタＱ１３
の状態に応じて定まる。トランジスタＱ１３がオフする
と、電源ラインＶｃｃはＯｖになり、トランジスタＱ１
３がオンすると、それを通ってトランジスタＱＩＯのエ
ミッタ端子から電源ラインＶｃｃに電流が流れるため、
電源ラインＶｃｃには約５ｖの電圧が現われる。

トランジスタＱ１２及びＱ１３のオン／オフは。

トランジスタＱ１４（又はＱ１５）のコレクタ端子の電
圧によって定まる。即ち、トランジスタＱ１４及びＱ１
５が共にオフなら、トランジスタＱ１２及びＱ１３が共
にオフし、トランジスタＱ１４及びＱ１５の少なくとも
一方がオンすると、トランジスタＱ１２及びＱ１３が共
にオンする。トランジスタＱ１４は、信号ラインＳＧＩ
が高レベルＨの時オンし、低レベル乙の時オフする。

トランジスタＱ１５は、トランジスタＱ１６がオンなら
オンし、Ｑ１６がオフならオフする。但し、コンデンサ
Ｃｂ、抵抗器Ｒｈ等々によって定まる時定数の影響によ
り、トランジスタＱ１６がオフしてからトランジスタＱ
Ｉ５がオフするまでに、ある程度の時間遅れが生じる。

トランジスタＱ１６は、信号ラインＳＧ４に所定のボン
ピング信号（具体的には、周期が約１５　ｍ、ｓｅｃの
矩形波）が印加されるとオンし、それが印加されなくな
るとオフする。

つまり、電波を受信しない状態で、信号ラインＳＧ１が
低レベルしてあると、電源ラインＶｃ２には２，５ｖの
電圧が出力され、電源ラインＶｃｃにはＯｖが出力され
る。また、電波を受信して、信号ラインＳＧＩが高レベ
ルＨになると、電源ラインＶ　ｃ　２に５ｖが出力され
、電源ラインＶｃｃに５ｖが出力される。電源ラインＶ
ｃｃが５■になると、ＣＰＵ４０の電源がオンし、ＣＰ
Ｕ４０はそれから所定時間の間、ボンピング信号を出力
して、電源ラインＶ　ｃ　２及びＶｃｃのレベルを５ｖ
に自己保持する。

第３図、第４ａ図、第４ｂ図、第４Ｃ図、第４ｄ図、第
４ｅ図及び第４ｆ図に、第１図に示すＣＰＴＪ４０の動
作を示す。第３図がメインルーチンであり、第４ａ図、
第４ｂ図及び第４Ｃ図がサブルーチンであり、第４ｄ図
、第４ｅ図及び第４ｆ図が割込みサービスルーチンであ
る。

なお、ここで使用しているＣＰＵ４０は、モトローラ社
製の６８ＰＯＩＳＯである。

詳細な動作を説明する前に１割込みの条件を説明する。

この例では３つの割込原因がある。１つは、ボートＰ２
０に印加される信号の立上り又は立下リエツジによって
生ずるものである。具体的には、ＣＰＵ４０内部のＴＣ
８Ｒレジスタの第１ビツトの内容がボートＰ２０のレベ
ルと一致した時に割込要求が生ずる。この割込が生ずる
と、第４ｄ図に示すＩＩＰＩＮＴＪルーチンを実行する
。

もう１つは、ＣＰＵ内部のフリーランカウンタの計数値
と○ＣＲＨ（アウトプットコンベア）レジスタの設定値
とが一致した時に生ずる。フリーランカウンタは、ＣＰ
Ｕ４０の内部クロックパルスを４分周したクロックパル
スを計数する。この割込が生ずると、第４ｆ図に示すｒ
ＯＰＩＮＴＪルーチンを実行する。

最後の１つは、ＣＰＵ内部のフリーランカウンタのオー
バフローが生じた時に発生する。二′のオーバフロー鯖
込みが生じると、第４ｅ図に示す「Ｔ○ＶＩＮＴＪルー
チンを実行する。

第３図、第４ａ図、第４ｂ図、第４Ｃ図、第４ｄ図、第
４ｅ図及び第４ｆ図の各ルーチンで使用するメモリ等に
割り当てた記号の定義を、次に列記する。

ＢＴＣＬ・・・・ヘッダサーチルーチンｒＨＥＤＳＨＣ
）でメモリにストアするデータのビット数を示すカウン
タ。

ＢｒＯ３・・・・ストア及コンベアルーチン（ＳＴＲＣ
ＭＰ）でメモリにストアするデータのビット数を示すカ
ウンタ。

ＦＨＥＤ・・・・ヘッダサーチフラグ：通常は「０」で
、ヘッダを確認できたら「１」になる。

ＦＰＴ・・・・・ＭＥＩのクリアタイマの切換フラグ。

ＦＳＨＣ・・・・初期設定フラグ：ヘッダサーチルーチ
ンで初期設定を完了したら「１」になる。

ＦＳＮＰ・・・・入力サンプリングフラグ：サンプリン
グを完了したら「１」になる。

ＦＳＴＣ・・・・ストア及コンベアフラグ：通常は「０
」で、受信データの認識コードと受信機の認識コードが
一致したら「１」になる。

ＭＢＣ・・・・・データをストアするメモリの番地を保
持するカウンタ（１６ビツト）。

ＭＥＩ・・・・・直前の制御コードを保持するメモリ。

ＭＢ２・・・・・サンプリングしたデータを一時記憶す
るメモリ。

ＭＢ２・・・・・２度目に受信したデータ列のうち認識
コードの上位８ビツトを記憶するメモリ。

ＭＢ４・・・・・２度目に受信したデータ列のうち認識
コードの下位８ビツトを記憶するメモリ。

ＭＢ５・・・・・２度目に受信したデータ列のうち制御
コードとヘッダ情報を記憶するメモリ。

ＭＢ６・・・・・１度目に受信したデータ列のうち認識
コードの上位８ビツトを記憶するメモリ。

ＭＢ７・・・・・１度目に受信したデータ列のうち認識
コードの下位８ビツトを記憶するメモリ。

ＭＢ２・・・・・１度目に受信したデータ列のうち制御
コードとヘッダ情報を記憶するメモリ。

ＭＯＤＩ・・・・受信機側に設定された認識コードの上
位８ビツトを記憶するメモリ。

ＭＯＤ２・・・・受信機側に設定された認識コードの下
位８ビツトを記憶するメモリ。

ＮＰＣ・・・・・ポンピング出力制御カウンタ：最初は
２５５であり、所定時間を経過するとＯになる。これが
０になると、ポンピング信号の出力を停止する。

ＰＰＣ・・・・・ボンピングカウンタ：ｒＯＰＩＮＴＪ
にエントリーする毎に１５〜０の範囲で繰り返しダウン
カウントする。この内容がＯになる毎にボンピング信号
の状態を反転する。

５ＮＰＣ・・・・サンプルパルスカウンタ：「。

ＰＩＮＴＪにエントリーする毎に、５〜１の範囲でダウ
ンカウントする。この内容が１から５に変わる時に、デ
ータをサンプリングする。データの各ビットの中央のタ
イミングを生成するのに利用される。また、サンプリン
グするデータのレベルの切換り時に、内容が３に補正さ
れる。

ＳＴＣ・・・・・ストア及コンベアルーチンでメモリに
ストアするデータのバイト数を示すカウンタ。

ＴＯＶＣ・・・・ソフトウェアタイマ用のカウンタ。ハ
ードウェアタイマのオーバフローが生じた回数を計数す
る。

それでは、ＣＰＵ４０の動作を説明する。まず第３図を
参照する。電源がオンすると、即ち電波を受信して、電
源ユニット２ｏが電源ラインＶｃｃに５ｖを出力した時
、ＣＰＵ４０は、まず初期設定を行ない、次にスイッチ
マトリクス５０の状態を読取り、自・身のＩＤコード（
認識コード）を生成する。ＣＰＵ４０のメモリは８ビツ
ト構成になっており、ＩＤコードは１６ビツトになるの
で、ＩＤコードの上位８ビツトをＭＯＤ　Ｉに格納し、
下位８ビツトをＭＯＤ２に格納する。次にカウンタＮＰ
ＣにＦＦＨ（）！は１Ｇ進表示を示す：十進では２５５
）をセットする。

次からの処理は、ループ状に繰り返し行なう。最初は、
フラグＦＨＥＤが「０」なので、ベッダサーチサブルー
チンｒＨＥＤｓＨｃＪを実行する。

受信データをチェックして、ヘッダの検出が完了するま
で、サブルーチン「ＨＥＤＳＨｃ」は繰り返し実行され
、ヘッダの検出が完了するとフラグＦＨＥＤがｒｌＪに
なる。

フラグＦＨＥＤが「１」になると、次にフラグＦＳＴＣ
をチェックする。最初は、フラグＦＳＴＣが「０」であ
るので、ストア＆コンベアサブルーチンｒｓＴＲｃＭＰ
Ｊを実行する。このサブルーチンｒｓＴＲｃＭＰＪを繰
り返し実行し、受信機の認識コードと受信データの認識
コードとが一致すると、フラグＦＳＴＣがｒＩＪになる
。この時、受信データに含まれる制御、即ちアンロツタ
制御用のソレノイドＳＬＩ、ＳＬ２又はＳＬ３の付勢が
行なわれる。

フラグＦＳＴＣが「１」になると、次からはオフ制御サ
ブルーチンｒＰＴＯＦＦＪを実行する。ソレノイドＳＬ
Ｉ、ＳＬ２又はＳＬ３を付勢にセットしてから所定時間
を経過するまでは、サブルーチンｒＰＴＯＦＦＪを繰り
返し実行する。所定時間を経過すると、付勢にセットし
たソレノイドを消勢にセットし、フラグＦＨＥＤ及びＦ
ＳＴＣは「０」にクリアされる。従って次は、再びヘッ
ダサーチサブルーチンｒＨＥＤｓＨｃＪの実行に移り、
上記動作を繰り返す。

但し、所定の時間を経過し、データも受信されなくなる
と、ボンピング信号の出力が停止し、ＣＰＵ４０の電源
（Ｖｃｃ）が遮断される。またそれに伴なって受信ユニ
ットの電源（ＶＯ２）が低電圧に切換わる。

次に１割込みを説明する。初期状態では、ＴＣ８Ｒレジ
スタの第１ビツトに「１」がセットされるため、信号ラ
インＳＧ３のＬからＨへの立上りエツジを検出すると割
込みが発生し、ｒＩＰＩＮＴ」ルーチン（第４ｄ図）を
実行する。また、第８ｂ図に示すように、「○ＰＩＮＴ
Ｊ　　（第４ｆ図）を実行するための割込は、所定時間
Ｔｓの周期で定期的に発生する。具体的にはＴｓは５２
２μｓｅｃである。この時間Ｔｓは、受信するデータの
１ビット当りの時間Ｔｂ１ｔ、の１１５に相当する。ま
たｒＴＯＶＩＮＴＪ　　（第４ｅ図）を実行するための
オーバブロー割込みは、６５．５ｍ５ｅｃ毎に発生する
。

第４ｄ゛図を参照する。ｒＩＰＩＮＴ」ルーチンにエン
トリーすると、フラグをクリアし、カウンタ５ＮＰＣに
３をセットし、ＴＣ８Ｒレジスタの第１ビツトの内容を
反転する。従って、第８ｂ図に示すように、信号ライン
ＳＧ３のエツジを検出すると、カウンタ５ＮＰＣの内容
は必ず３に設定される。また、それとともに、次のエツ
ジ検出条件が、立上りから立下りに更新される。

第４ｆ図を参照する。ｒＯＰＩＮＴ」ルーチンにエント
リーすると、まずフラグをクリアし、それ自身の次の割
込時間を決定するレジスタ０ＣＲＨに所定の値をセット
する。ここでは、割込周期が５２２μ３６Ｃになるよう
な値を設定する。次にカウンタ５ＮＰＣを−１する。カ
ウンタ５ＮＰＣは初期値が５であり、ｒＯＰＩＮＴＪを
実行する毎、即ち５２２μｓｅｃ毎に、５，４，３，２
・・と１ずつ減算される。

カウンタ５ＮＰＣの値がＯになると、入力ポートＰ１７
のレベルを読んで、それをメモリＭＥ２に格納する。そ
して、カウンタ５ＮＰＣに初期値５を再セットする。但
し、カウンタ５ＮＰＣの内容は、前記割込サービスルー
チンｒＩＰＩＮＴＪで３に強制的に変更されるので、信
号ラインＳＧ３に現われるデータのレベル変化の検出に
より、そのタイミングに同期した値をとる。

信号ラインＳＧ３のレベル（Ｐ　１７）をサンプリング
するのは、カウンタ５ＮＰＣ：が０になった時であるか
ら、データレベルの切換リエッジを検出した時に固定値
３をセットすれば、第８ｂ図に示すように、ちょうどデ
ータビットの中央のタイミングで、データのレベルをサ
ンプリングすることができる。

次にカウンタＰＰＣの内容を−１する。カウンタＰＰＣ
の値が０になると、カウンタＮＰＣが０でなければその
内容を−１し、カウンタＰＰＣに再び１５をセットし、
ＴＣ８Ｒレジスタの所定ビットの内容を反転する。その
ビットの内容は、ＣＰＵ４０の出力ボートＰ１３に出力
される。これがボンピング信号である。従って、ボンピ
ング信号のレベル（Ｈ／Ｌ）は、ｒＯＰＩＮＴＪに１５
回エントリーする毎に、即ち７．８３ｍ５ｅｃ毎に反転
する。

第４ｅ図を参照する。ｒＴＯＶｒＮＴＪにエントリーす
ると、フラグをクリアし、カウンタＴ○ＶＣを−１する
。カウンタＴＯＶＣが０になると、フラグＦＰＴを−１
する。フラグＦＰＴが０になると、メモリＭＥ２にＦＦ
）＋（２５５）をセットする。

次に、第４ｂ図を参照してヘッダサーチサブルーチンＨ
ＥＤＳＨＣを説明する。まず、フラグＦＳＮＰをチェッ
クする。初期状態ではフラグＦＳＮＰは「０」であり、
何もしない。割込ルーチンｒＯＰＩＮＴＪで信号ライン
ＳＧ３のサンプリングを実行するとフラグＦＳＮＰは「
１」にセットされる。フラグＦＳＮＰが「１」になると
、それを「０」にクリアし、次の処理に進む。

次にフラグＦＳＨＣをチェックする。このフラグは初期
状態で「０」になっているので、最初はそのフラグに「
１」をセットし、カウンタＢＴＣＩに９をセットする。

次にカウンタＢＴＣＩをチェックしその内容に応じた処
理を行なう。初回は、カウンタＢＴＣＩが９なので、メ
モリＭＥ２をチェックする。これは、ヘッダの前のビッ
ト（第８ａ図のビット０）がＬ（ｒＯＪに対応）である
かどうかを確認するための処理である。メモリＭＥ２が
０なら、正常であるからカウンタＢＴＣＩを−１し、そ
うでなければフラグＦ　Ｓ　ＨＣをｒＯＪにクリアする
。

カウンタＢＴＣＩを−１してそれが８になると、次回の
処理においては、メモリＭＥ２がＨ（ｒｌ、Ｊに対応）
かどうかをチェックする。これは、ヘッダを構成する第
１ビツトが規定のレベル（Ｈ）かどうかを確認するため
の処理である。ＭＥ２が「１」でないと、エラーとし、
フラグＦＳＨＣを「０」にクリアする。メモリＭＥ２が
「１」なら。

メモリＭＥ２の内容とメモリＭＥ８の内容の論理和を演
算し、結果をメモリＭＥ８に格納する。そして、カウン
タＢＴＣＩを−１し、その結果がＯでなければ、メモリ
ＭＥ８の内容を下位ビットに向けて１ビツトシフトする
。

つまり、メモリＭＥ２には最上位ビットにボートＰ１７
の最新のレベル、つまり最も新しいデータビットの値が
保持されているので、それをメモリＭＥ８に最上位ビッ
トにセットし、次のデータビット受信に備えてデータの
位置（ビット）をシフトする二 カウンタＢＴＣＩが７及び６の場合もＢＴＣＩが８の場
合と同様に処理する。つまり、これによって３ビツト連
続して高レベルＨが現われるかどうかをチェックする。

カウンタＢＴＣＩが５になると、メモリＭＥ２をチェッ
クし、それが「０」なら、ヘッダの最終ビット（第４ビ
ツト）であるとし、メモリＭＥ２の内容とメモリＭＥ８
の内容の論理和を演算し、結果をメモリＭＥ８に格納す
る。そして、カウンタＢＴｅｌを−１し、その結果が０
でなければ、メモリＭＥ８の内容を下位ビットに向けて
１ビツトシフトする。

カウンタＢＴＣＩの内容が４．３．２及びｌの場合には
、メモリＭＥ２のチェックは行なわず、直ちにメモリＭ
Ｅ２の内容とメモリＭＥ８の内容の論理和を演算し、結
果をメモリＭＥ８に格納する。

そして、カウンタＢＴＣＩを−１し、その結果が０でな
ければ、メモリＭＥ８の内容を下位ビットに向けて１ビ
ツトシフトする。

カウンタＢＴＣＩが０になると、メモリＭＥ２の内容を
チェックし、認識コードの最初のビット（ビット９）が
しかどうかを確認する。もしＬでなければ、エラーであ
る。

エラーの場合、それまでの８ビツト（第１ビツト〜第８
ビツト）の受信データがメモリＭＥ８に並列データとし
て格納されているので、そ九をチェックする。この場合
、最初にヘッダとして認識したデータは誤りであるから
、メモリＭＥ８の内容とＦＯＲ（２４０）との論理積を
演算して、そのヘッダとしたデータ（下位４ビツト）を
無視する。その演算結果が７０８（１０２）なら、上位
′４ビットは受信データの第１ビット〜第４ビット即ち
ヘッダかもしれない。その場合、カウンタＢＴＣＩに５
をセットし、メモリＭＥ８を１ビットシフ１−シてから
、メモリＭＥ２とメモリＭＥ８との論理和を演算する。

また、メモリＭＥ８がＣＯＨ（１９２）なら、上位４ビ
ツトは受信データの第０ビツト、第１ビツト及び第２ビ
ツトを含んでいるかもしれない。その場合、カウンタＢ
ＴＣＩに６をセットし、メモリＭＥ８を１ビツトシフト
してから、メモリＭＥ２とメモリＭＥ８との論理和を演
算する。

メモリＭＥ８が７０ＨとＣＯＨのいずれでもなければ、
フラグＦＳＨＣを「０」にクリアして、初めから、ヘッ
ダサーチをやり直す。

カウンタＢＴＣＩが０の時にメモリＭＥ２の内容がして
あると、ヘッダサーチを完了したと判定し。

フラグＦＨＥＤに「１」をセットし、カウンタＢＴＣ２
に８をセットし、カウンタＳＴＣに５をセットし、フラ
グＦＳＮＰに「１」をセットし、カウンタＭＥＣに７を
セットする。これで、フラグＦＨＥＤが「１」にセット
されたので、次はストア及コンベアサブルーチンの実行
に移る。

次に、第４ｃ図を参照して、ストア及コンベアサブルー
チンＳＴＲＣＭＰを説明する。まず、フラグＦＳＮＰを
チェックする。前述のように、フラグＦＳＮＰは通常は
「０」であるが、割込ル−チンｒＯＰＩＮＴＪで信号ラ
インＳＧ３のサンプリングを実行すると「１」にセット
される。

フラグＦＳＮＰが「１」になると、それを「０」にクリ
アして次の処理に進む。

なお、フローチャート中に示す、括弧でくくった記号は
、その記号が示すメモリ等の内容をアドレスとするメモ
リを示している。

次に、カウンタＭＥＣが示すアドレスのメモリの内容と
メモリＭＥ２の論理和を演算し、結果をカウンタＭＥＣ
が示すアドレスのメモリに格納する。

なお、前記メモリＭＥ　１．Ｍｇ２．Ｍｇ２．Ｍｇ２、
Ｍｇ５．ＭＢ２．Ｍｇ７及びＭｇ８は連続するアドレス
に配置されており、カウンタＭＥＣは、ヘッダサーチが
完了した直後はメモリＭＥ７のアドレスを示している。

つまり、その時はメモリＭＥ７に受信データが格納され
る。

１ビツト分のデータの格納が終了したら、ビットカウン
タＢＴＣ２を−１し、次のビットデータに備えて、カウ
ンタＭＥＣが示すメモリの内容を下位ビット方向に１ビ
ツトシフトする。ビットカウンタＢＴＣ２が０になるま
でこれを繰り返す。つまり、カウンタＭＥＣが示すメモ
リに８ビツトのデータが揃うまで、各ビットのデータの
格納を繰り返す。

ピントカウンタＢＴＣ２が０になると、カウンタＭＥＣ
を−１し、データを格納するメモリを更新する。次に、
カウンタＳＴＣを−１し、その結果がＯでなければ、ビ
ットカウンタＢＴＣ２に７をセラＩ−して、再び受信デ
ータの格納を繰り返す。

カウンタＳＴＣにはへラダサーチの完了時に、５がセッ
トされているので、メモリＭＥ７．ＭＥ６゜Ｍｇ５．Ｍ
ｇ２及びＭｇ２に、順次８ビツトのデータが格納される
。正常なデータ受信が行なわれていれば、カウンタＳ’
ＴＣが０になった時点で、各メモリには次のようなデー
タが存在する。

ＭＥ８ニ一度目に受信したデータ列のうち制御コードと
ヘッダの情報 Ｍｇ７：一度目に受信したデータ列のうち認識コードの
下位８ビツト ＭＢ２：一度目に受信したデータ列のうち認識コードの
上位８ビツト Ｍｇ５：二度目に受信したデータ列のうち制御コードと
ヘッダの情報 Ｍｇ２：二度目に受信したデータ列のうち認識コードの
下位８ビツト Ｍｇ２：二度目に受信したデータ列のうち認識コードの
上位８ビツト つまり、２回分のデータ（４８ビツト）を受信及び格納
してから次に進む。

上記処理が完了したら、一度目に受信したデータの認識
コードと二度目に受信したデータの認識コードとが一致
するかどうかをチェックする。もし一致しなければ、信
号ラインＳＧ６．ＳＧ７及びＳＧ８を低レベルＬに設定
し、ソレノイＦ−’ＳＬＩ。

ＳＬ２及びＳＬ３を消勢にセットする。

また一度目の認識コードと二度目の認識コードとが一致
したら、次に受信した認識コード（ＭＢ２及びＭｇ７の
内容）と受信機自身の認識コード（ＭＯＤＩ及びＭＯＤ
２の内容）とを比較する。

両者が一致しなければ、上記と同じく、信号ラインＳＧ
６．ＳＧ７及びＳＧ８を低レベルＬに設定し、ソレノイ
ドＳＬｉ、ＳＬ２及びＳＬ３を消勢にセットする。

一度目の受信データと二度目の受信データの認識コード
が等しく、しかも受信データの認識コードと受信機の認
識コードが等しいと、フラグＦＳＴＣに「１」をセット
する。そして、不要なヘッダの情報を無視するため、メ
モリＭＥ５の内容と固定値Ｆ、ＯＨ（２４０）との論理
積を演算し、その結果をメモリＭＥ５に格納する。これ
で、メモリＭＥ５には制御コードのみが残る。

メモリＭＥＩには、前回の制御コードが格納されている
。そこで、メモリＭＥ５の内容をメモリＭＥ１の内容を
比較し、変化があったら、メモリＭＥ５の内容をメモリ
ＭＥＩに転送し、メモリＭＥ５の内容に応じた信号ライ
ン（ＳＧ６．ＳＧ７又ハＳ　Ｇ　８　）を高レベルＨに
設定し、所定のソレノイドを付勢にセットする。そして
、ソフトウェアタイマ用のカウンタＴＯＶＣに、固定値
１５をセットする。

メモリＭＥ５の内容とメモリＭＥＩの内容が等しい場合
は、信号ラインＳＧ６．ＳＣ２及びＳＣ２を低レベルＬ
にセットする。

フラグＦ　、Ｓ　Ｔ　Ｃが「１」になると、ストア＆コ
ンベアルーチンｒｓＴＲｃＭＰＪの実行を終了し、次は
オフ制御サブルーチンｒＰＴＯＦＦ’Ｊに処理を移す。

次に、第４ａ図を参照してオフ制御サブルーチンｒＰＦ
ＯＦＦＪを説明する。このサブルーチンでは、ソフトウ
ェアタイマが所定の時間を計数するのを待って、付勢に
セットしたソ１ツノイドをオフに制御する。つまり、ソ
レノイドの通電時間を制御する。カウンタＴＯＶＣはソ
レノイドを付勢にセットした時点で１５にセットされ、
タイマ割込ルーチンＴＯＶＩＮＴを実行する毎、すなわ
ち６５　、５　ｍ５ｅｃ毎にデクリメントされる。従っ
て、この例では、ソレノイドを付勢にセットしてから約
１秒間を経過すると、カウンタＴＯＶＣが０になる。カ
ウンタＴＯＶＣが０になると、信号ラインＳＧ６．ＳＣ
２及びＳＣ２を低レベルＬに設定し、カウンタＴＯＶＣ
に７をセットし、フラグＦＨＥＤ、ＦＳＨＣ，ＦＳＴＣ
及びＦＳＮＰに、それぞれｒｏ」、ｒＯＪ　、ｒＯＪ及
び「１」をセットする。

ボンピング信号について、説明を補足する。ボンピング
信号は、第４ｆ図に示す割込ルーチン○ＰＩＮＴにおい
て、カウンタＰＰＣが０になる毎に、つまり７　、８３
　ｍ　ｓｅｃ毎にレベルを反転することにより生成して
いるが、カウンタＮＰＣの内容が０になるとその処理を
スキップする。つまり、カウンタＮＰＣの値が０になる
と、ボンピング信号は停止し、その時に電波を受信して
なければ、電源がオフする。カウンタＮＰＣには、第３
図に示すメインルーチンにおいて、２５５に初期設定さ
れ、カウンタＰＰＣの内容が０になる毎、つまり７．８
３ｍ５ｅｃ毎に、カウンタＮＰＣは−１される。

従って、電波を最初に受信して、ＣＰＵ４０の電源がオ
ンしてからその電源がオフするまでの時間は、約２秒間
である。

次に、この電子錠システムの送信機側、即ち携帯用アン
ロック操作ボードを説明する。第５図に、アンロック操
作ボードの電気回路を示す。第５図を参照すると、この
操作ボードには認識コード生成回路１００．マイクロコ
ンピュータ（以下、ＣＰＵという）１１０．電源回路１
２０．変調回路１３０、高周波増幅回路１４０等々が備
わっている。ＳＷＩ、ＳＷ２及びＳＷ３は、それぞれ、
右側ドアロック、左側ドアロック及びトランクロックの
各機構のアンロックを指示する、スイッチである。

認識コード生成回路１００は、多数の抵抗器でなってお
り、ＣＰＵｌｌ０の入力ポートＲＯ〜’Ｒ１５の各々の
状態を予め定めた２値レベルに固定する。

ＣＰＵｌｌ０がこれらのポートの状態を読み取ることに
よって、送信機側の１６ビツトの認識コードが生成され
る。

ＣＰＵｌｌ０は、４ビット並列処理のシングルチップマ
イクロコンピュータ（富士通製ＭＢ　ａ　８５５）であ
る。

電源回路１２０の入力側電源ラインには、バラチリ−Ｂ
Ｔ２が接続されている。この回路の動作を説明する。通
常は、トランジスタＱ７がオフし、出力側電源ラインＶ
ｃｃの電圧は０になる。しかし、トランジスタＱ７のペ
ース電位が低レベルＬになると、それがオンし、電源ラ
インＶｃｃに約５ｖの電圧が供給される。トランジスタ
Ｑ７がオンするのは次の場合である。

スイッチＳＷ１がオンすると、信号ラインＳＧ９が抵抗
器Ｒ４４を介して、電源ラインＶｃｃに接続され、それ
によって信号ラインＳＧ９が低レベルＬになる。同様に
、ＳＷ２がオンすると信号ライン５ＧＩＯが低レベルＬ
になり、ＳＷ３がオンすると信号ライン５６１１が低レ
ベルＬになる。信号ラインＳＧ９，５ＧＩＯ及び５ＧＩ
Ｉの少なくとも１つが低レベルになると、その信号ライ
ンに。

トランジスタＱ７のベース端子から電流が流れ、該ベー
ス端子の電位が低レベルＬになる。これによって、トラ
ンジスタＱ７がオンする。

通常は、トランジスタＱ５がオフし、トランジスタＱ６
がオフしている。しかし信号ラインＳＧＩ３にボンピン
グ信号が現われると、トランジスタＱ５がオンし、トラ
ンジスタＱ６がオンする。トランジスタＱ６がオンする
と、そのコレクタ電位が低レベルＬになり、トランジス
タＱ７のベース電位を低レベルＬにする。それによって
トランジスタＱ７がオンする。

つまり、スイッチＳＷＩ、ＳＷ２及びＳＷ３のいずれか
をオンに操作すると、この装置の電源がオンして、ｃｐ
ｕｚｏ、変調回路１３０．高周波増幅回路１４０等に５
ｖの電圧が供給され、装置が動作を開始する。電源がオ
ンすると、Ｃ：ＰＵｌｌｏは、ポンピング信号を信号ラ
イン５Ｇ１３に出力し、それによって電源オンの状態を
自己保持する。

変調回路１３０は、信号ライン５Ｇ１４の信号レベルに
応じた周波数の高周波信号を出力する。信号ライン５Ｇ
１４には、後述するように送信データに応じたシリアル
２値信号が印加される。従って、変調回路１３０の出力
には、所定の２種類の周波数の高周波信号が交互に現わ
れる。

高周波増幅回路１４０は、変調回路１３０が出力する高
周波信号を増幅し、送信アンテナＡＮＴから電波にして
放射する。

第６ａ図、第６ｂ図、第６Ｃ図、第７ａ図、第７ｂ図、
第７ｃ図、第７ｄ図、第７ｅ図、第７ｆ図、第７ｇ図及
び第７ｈ図に、第５図に示すＣＰＵ１１０の動作を説明
する。第６ａ図及び第６ｂ図がメインルーチンであり、
第６ｃ図がタイマ割込みサービスルーチンであり、第７
ａ図、第７ｂ図、第７ｃ図、第７ｄ図、第７ｅ図、第７
ｆ図。

第７ｇ図及び第７ｈ図は各サブルーチンの詳細動作を示
す。

次に、各図面を参照して、ＣＰＵｌｌ０の動作を説明す
るが５その前に、各図面に示した記号が示すメモリ、レ
ジスタ、フラグ等々について説明する。次の第１表に、
ＣＰＵＩ　１０のメモリマツプの内容を示す。

第１表において、表の横方向はメモリのＹアドレスを示
し１表の縦方向はＸアドレスを示している。

なお以下の説明において、メモリをアドレスで特定する
場合には、Ｍ　（Ｎｘ、Ｎｙ）のように、括弧内にＸア
ドレス（Ｎ　ｘ）とＹ７ドレス（Ｎｙ）を記入して示す
ことにする、 以下に、記号で示した各フラグについて説明する。

ＦＳＯ，ＦＳＩ・・・・データビットセレクトフラグ：
出力データレジスタＭ（０，１０）〜Ｍ（０，１５）の
内容を出力する時に選択するビットの番号を示す。

ＦＳ２・・・・データ読込み完了フラグ：　「０」は読
込み未完了を示し、「】」は全データ読込完了を示す。

ＦＳ３・・・・プリヘッダ設定用変調コントロールフラ
グ：　「Ｏ」で変調動作をマスクし、「１」で変調を許
可する。最初はｒＯＪで、プラグＦＳ２が「１」になっ
た後で「１」にセットされる。

ＦＴＩＣ・・・・スイッチデータ切換え許可フラグ：　
「０」で切換えを禁止し、「１」で許可する。

同一のデータの８回の出力が完了した時に「１」にセッ
トされる。

ＦＴＩＭ・・・・スイッチモード切換え確認フラグ：　
「Ｑ」なら未切換え、ｒ　］、　Ｊなら切換え済を示す
。スイッチモードを切換えたら、「１」にセットする、 ＦＴＩＯ・・・・カットオフタイマフラグ：通常は「０
」であり、約２．６ｍ５ｅｃの周期で、タイマ割込みル
ーチンによって、「１」にセットされる。

「１」になった後、メインルーチンでｒＯＪにクリアさ
れ、それと同時にソフトウェアタイマを＋１する。

Ｆ’ｒＩｒ・・・・スイッチ入カフラグ：通常は「０」
であるが、スイッチオンを検出するとｒｌＪにセットさ
れる。同時に複数のスイッチオンが検出されるのを防止
する。

ＦＮＲＯ・・・・識別コード読込フラグ：最初は「０」
で、識別コードの下位４ビツトの読込みが完了すると「
１」にセットされる。

ＦＮＲＩ・・・・識別コード読込フラグ：最初は「０」
で、識別コードのビット４〜７の読込みが完了すると「
１」にセットされる。

ＦＮＲ２・・・・識別コード読込フラグ：最初は「０」
で、識別コードのビット８〜１１の読込みが完了すると
「１」にセットされる。

ＦＮＲ３・・・・識別コード読込フラグ：最初は「ＯＪ
で、識別コードのビット１２〜１５の読込みが完了する
とｒｌＪにセットされる。

ＦＳＳ２・・・・カットオフタイマリスタートフラグ：
最初はｒＯＪであり、第１回目のデータ送信開始時に、
「１」にセットされる。カットオフタイマを再スタート
させるのに利用される。

次に、記号で示した各メモリについて説明する。

ＡＯＨ・・・・ＯＨボートに出力するデータを保持する
（ＯＨは、出力ポート０４〜０７）。

ＹＴＩ・・・・ＹレジスタアドレススタックＰＱｕｔ・
・・・Ｐボート（ＰＯ−Ｐ３）に出力するデータを保持
する。

０Ｈｏｕｅ・・・・ＯＨボートに出力するデータを保持
するバッファ。

ＳＳ・・・・・読取ったスイッチデータを保持する。

ＮＴＣ・・・・出力データカウンタ：同一のデータを８
回繰り返し出力するのに利用される。

ＮＫ・・・・・スイッチデータカウンタ：読取ったスイ
ッチデータの変換に利用される。

ＮＳ・・・・・スイッチカウンタ：スイッチデータを所
定回数繰り返し読取るために、その回数を計数する。

ＮＲＯ・・・・認識データカウンタ：ボートＲＯ〜Ｒ３
で読取る４ビツトの認識コードを所定回数繰り返し読取
るために、その回数を計数する。

ＮＲＩ・・・・認識データカウンタ：ボートＲ４〜Ｒ７
で読取る４ビツトの認識コードを所定回数繰り返し読取
るために、その回数を計数する。

ＮＲ２・・・・認識データカウンタ：ボートＲ８〜Ｒ１
１で読取る４ビツトの認識コードを所定回数繰り返し読
取るために、その回数を計数する。

ＮＲ３・・・・認識データカウンタ：ポートＲ１２〜Ｒ
１，５で読取る４ビツトの認識コードを所定回数繰り返
し読取るために、その回数を計数する。

ＮＰ○・・・・ボンピングコントロールカウンタＮＦＳ
・・・・スイッチ入力カウンタ：読取ったスイッチデー
タを変換するために利用される。

ＮＴＯ・・・・タイマ割込みの回数を計数するカウンタ
。

ＴＣＩ、Ｔｅ３．Ｔｅ３・・・・カットオフタイマ：ソ
フトウェアタイマの計数値を保持するカウンタ。

ＴＳＯ〜ＴＳ３．Ｓｏ〜Ｓ３・・・・読取ったスイッチ
データを保持するパップアメモリ。

ＴＢＯ〜ＴＢ１５．ＢＯ〜Ｂ　］、　５・・・・Ｒボー
トから読取った１６ビツトの認識コードを保持するバッ
ファメモリ。

以下、ｃｐｕｔｔｏの動作を説明する６電源がオンする
と、第６ａ図に示すメインルーチンのｒＲＥｓＥＴｊに
エントリーする。また、この例ではＣＰＵ】ＩＯの内部
タイマによる割込みが、約２６０μｓｅｃ周期で発生す
る。そのタイマ割込みが発生すると、第６ｃ図に示すタ
イマ割込みサービスルーチンのｒＴＩＮＴＪにエントリ
ーする。

まず、第６ａ図を参照する。電源がオンすると、まず割
込みを禁止し、Ｐボートの全ビットを高レベルＨにセラ
１〜し、Ｏボートに初期レベルをセットし、内部メモリ
を全てクリアし、レジスタに初期値をセットする。

次のラベルＲＥＡＤＩからの処理では、ボートＲＯ〜Ｒ
１５のレベルを読んで、自身の認識コードを生成する。

まず、ボートＲＯ〜Ｒ３（図に示すＲＡ）の４ビツトの
レベルを入力し、それをバッファメモリＴＢＯ〜ＴＢ３
の内容と比較する。初期状態ではバッファメモリＴＢＯ
〜ＴＢ３は０にクリアされているので、一致しない。一
致しない時は、ボートＲＯ〜Ｒ３のデータをバッファＴ
ＢＯ〜ＴＢ３に格納し５カウンタＮＲＯをＯにクリアす
る。

次に上記と同様に、ボート１？−４〜Ｒ７（図に示すＲ
Ｂ）の４ビツトのレベルを入力し、それをバッファメモ
リＴＢ４〜ＴＢ７のか容と比較する。初期状態ではバッ
ファメモリＴＢ４〜ＴＢ７は０にクリアされているので
、一致しない。一致しない時は、ボートＲ４〜Ｒ７のデ
ータをバッファＴＢ４〜ＴＢ７に格納し、カウンタＮＲ
Ｉを０にクリアする。

次に、ボートＲ８〜Ｒ１１（図に示すＲＣ）の４ビツト
のレベルを入力し、それをパップアメモリＴＢ８〜ＴＢ
ＩＩの内容と比較する。初期状態ではバッファメモリＴ
Ｂ８〜ＴＢＩＩは０にクリアされているので、一致しな
い。一致しない時は、ボートＲ８〜Ｒ１１のデータをバ
ッファＴＢ８〜ＴＢ］、Ｌに格納し、カウンタＮＲ２を
０にクリアする。

次に、ボートＲＩ２〜Ｒ１５（図に示すＲＤ）の４ビツ
トのレベルを入力し、それをバッファメモリＴＢ１２〜
ＴＢ　１５の内容と比較する。初期状態ではバッファメ
モリＴＢ１２〜ＴＢ１５は０にクリアされているので、
一致しない。一致しない時は、ボートＲ１２〜Ｒ１５の
データをバッファＴ　Ｂ　１．２〜ＴＢ　１５に格納し
、カウンタＮＲ３を０にクリアする。

次にフラグＦＮＲ３，ＦＮＲ２，ＦＮＲＩ及びＦＮＲＯ
（＝ＦＮ）をチェックするが、フラグＦＮの各ビットは
最初は「０」であるので、ラベルＲＥＡＤＩで示される
ステップに戻る。

なお、この明細書の中でＩＬＩＩＢのように「１」又は
ｒＯＪの数字列の後にＢを付けた記号は、その前の数字
を各ビット（上位−下位）の値とする二進コードを示す
。

ラベルＲＥＡＤＩで示されるステップに戻ると、前記と
同様に、ボートＲＯ−Ｒ３のレベルを読み、それをバッ
ファＴＢＯ−ＴＢ３の内容と比較する。

今度は、第１回目の読取の結果がバッファＴＢＯ〜ＴＢ
３に存在するので、ノイズによる読取りの失敗等がなけ
れば、両者は一致する。一致したら、カウンタＮＲＯを
＋１する。

続いて、ボートＲ４〜Ｒ７のレベルを読み、それをバッ
ファＴＢ４〜ＴＢ７の内容と比較する。一致したら、カ
ウンタＮＲＩを＋１する。同様に、ポートＲ８〜Ｒ１ｉ
のレベルを読み、それをバッファＴＢ８〜ＴＢＩＩの内
容と比較する。一致したら、カウンタＮＲ２を＋１する
。更に、ポートＲ１２〜Ｒ，、１５のレベルを読み、そ
れをバッファＴＢ］、２〜ＴＢ１５の内容と比較する。

次に再びフラグＦＮをチェックするが、まだ変化はない
ので再びラベルＲＥＡＤＩで示されるステップに戻る。

通常の場合、このループ状の処理を５回繰り返す。

５回目にラベルＲＥＡＤＩで示されるステップにエント
リーした場合、通常は次のようになる。、ポートＲＯ〜
Ｒ３で読んだデータとバッファＴＢＯ〜ＴＢ３の内容と
が一致して、カウンタＮＲＯを＋１すると、その結果が
５になるので、フラグＮＦＲＯを「１」にセットし、バ
ッファＴＢＯ〜ＴＢ３の内容をバッファＢＯ−８３に格
納し、カウンタＮＲＯをＯにクリアする。

次いで、ポートＲ４〜Ｒ７で読んだデータとバッファＴ
Ｂ４〜ＴＢ７の内容とが一致して、カウンタＮＲＩを＋
１すると、その結果が５になるので。

フラグＮ　Ｆ　Ｒ１を「１」にセットし、バッファＴＢ
４〜ＴＢ７の内容をバッファ８４〜Ｂ７に格納し、カウ
ンタＮＲＩを０にクリアする。

更に、ポートＲ８〜Ｒ１１で読んだデータとバッファＴ
Ｂ８〜ＴＢＩＩの内容とが一致して、カウンタＮＲ２を
＋１すると、その結果が５になるので、フラグＮＦＲ２
を「１」にセットし、バッファＴＢ８〜ＴＢ、１１の内
容をバッファＢ８〜Ｂｌｌに格納し、カウンタＮＲ２を
０にクリアする。

次に、ポートＲ１２〜Ｒ１５で読んだデータとバッファ
ＴＢ　Ｌ　２〜ＴＢ　１５の内容とが一致して、カウン
タＮＲ３を＋１すると、その結果が５になるので、フラ
グＮＦＲ３を「１」にセットし、バッファＴＢ１２〜Ｔ
Ｂ１５の内容をバッファＢ１２〜Ｂ　１．５に格納し、
カウンタＮＲ３を０にクリアする。

ここでフラグＦＮは１１１１Ｂになっているので、ＲＥ
ＡＤＩの処理には戻らず１次に進む。つまり、ポートＲ
Ｏ〜Ｒ１５で読み取った認識コードが過去５回連続して
同じ内容であったことを確認するまで上記処理を繰り返
す。

フラグＦＮが１１１１Ｂになると、そのフラグＦＮを０
ＯＯＯＢにクリアし、メモリ内のヘッダレジスタＭ　（
０，Ａ）に、固定値０１１１Ｂを格納する。次に、内部
タイマに所定値をセットする。

この設定値は、約２６０μｓｅｃに相当する値である。

そしてタイマの計数をスタートする。またここで、タイ
マ割込みを許可する。以後、２６０μｓｅｃを経過する
と、タイマ割込みが発生するが、後述するように、割込
みルーチンｒＴＩＮＴＪを実行すると再び所定値をタイ
マにセットするので、タイマ割込みは２６０μｓｅｃの
周期で繰り返し発生する。

ココで、第６ｃ図を参照してタイマ割込ルーチンを説明
する。ｒＴＩＮＴＪにエントリーした後、内部レジスタ
ＡＸ、Ｘ及びＹを退避し、割込みを禁止し、タイマに所
定値を再セットし、割込みを許可し、メモリＡＯＨの内
容を、内部レジスタＡＣに格納する。そして、メモリＭ
　（０，７）の内容をＯＨポートに出力する。

次に、カウンタＮＴＯを−１する。その結果が０以下に
なると、そのカウンタに固定値９を再セットし、メモリ
Ｍ　（０，６）の内容をＰポート（ＰＯ〜Ｐ３）に出力
する。次にフラグＦＳ２をチェックする。初期状態では
フラグＦＳ２は「０」になっているので、ラベルＴＩＡ
で示されるステップに進む。そして、メモリ０Ｈｏｕｔ
のビット３に「１」（出力ポートｏ７の高レベルＨに対
応）をセットする。

次に、フラグＦＴＩＭに「１」をセットし、メモリ○Ｈ
ｏｕ七の内容をメモリＡＯＨに格納し、最初に退避して
おいた内部レジスタＡＣ，Ｘ及びＹのデータを各々のレ
ジスタに戻し、割込みルーチンから抜は出す。なお、カ
ウンタＮＴＯが０以下でない場合の動作は後で説明する
。

上記割込処理の内容は、フラグが変化するまで変わらな
い。この処理は、１０回の割込み処理毎に１回、つまり
、約２．６ｍ５ｅｃ毎に行なわれる。

第６ａ図に戻ってメインルーチンの説明を続ける。ラベ
ルＭＡＩＮで示されるステップに進むと、カウンタＮＰ
Ｏに１５をセットし、次にフラグＦＴ　］、　Ｍをチェ
ックする。前記のようにフラグＦＴＴＭは、割込ルーチ
ンｒＴＩＮＴＪにおいて、約２．６ｍ５ｅｃ毎に「１」
にセットされる。フラグＦＴＩＭが「１」であると、ポ
ートＰ（ＰＯ〜Ｐ３）に出力しているデータと同じ内容
を保持するメモリＭ　（０，６）の各ビットを参照し、
その結果に応じた処理を行なう。

即ち、ポートＰのビット０がｒＯＪなら、サブルーチン
ｒＰＯＭＯＤＥＪを実行し、ポートＰのビット１が「０
」なら、サブルーチンｒＰ　ＩＭＯＤＥＪを実行し、ポ
ートＰのビット２が「０」なら、サブルーチンｒＰ２Ｍ
ＯＤＥＪを実行し、ポートＰのビット３が「０」なら、
サブルーチンｒＰ３ＭＯＤＥＪ　を実行する。

第７ｅ図、第７ｆ図、第７ｇ図及び第７ｈ図を参照する
。サブルーチンｒＰＯＭＯＤＥＪでは、カウンタＮＫに
１５をセットして、サブルーチンｒｓＷＩｃＨＲＥＡＤ
Ｊを実行し、Ｐポートに出力するデータを保持するメモ
リＭ　（０，６）にＬＩＯＬＢを格納する。サブルーチ
ンｒＰ　ＩＭＯＤＥＪでは、カウンタＮＫに３をセット
して、サブルーチンｒｓＷＩｃＨＲＥＡＤＪ　を実行し
、メモリＭ　（０，６）に１、０　］、　Ｉ　Ｂを格納
する。サブルーチンｒＰ２Ｍ○ＤＥＪでは、カウンタＮ
Ｋに７をセットし、サブルーチンｒｓｖｒｃＨＲＥＡＤ
Ｊ　を実行し、メモリＭ（０゜６）に０ＩＩＩＢを格納
する。サブルーチン「Ｐ３ＭＯＤＥＪでは、カウンタＮ
Ｋに１１をセットし、サブルーチンｒｓＶＩｃＨＲＥＡ
ＤＪを実行し、メモリＭ（０，６，）にｌｌｌ０Ｂを格
納する。

なお、この実施例では、ＣＰＵｌｌ０の出力ポートＰＬ
、Ｐ２及びＰ３と、入力ポートに１に何も接続されてい
ないが、フローチャートでは４ビツトのＰボートと４ビ
ツトにポートにマトリクス状に接続される１６個のスイ
ッチを想定してスイッチ状態読取を行なっている。従っ
て、スイッチ等を追加すれば、最大で１６種の制御信号
を発生できる。

最初はポートＰにｌｌｌ０Ｂが出力される。つまり、ポ
ートＰＯのみが低レベルＬになる。従って。

この時スイッチＳＷ１をオンすれば、トランジスタＱ１
を介して、入力ポートＫＯが低レベルＬになり、スイッ
チＳＷ２をオンすれば、トランジスタＱ２を介して入力
ポートＫｌが低レベルＬになり、スイッチＳＷ３をオン
すれば、トランジスタＱ３を介して、入力ポートに２が
低レベルＬになる。

従って、例えばスイッチＳＷ１をオンした場合。

出力ボートＰＯが低レベルＬに時に、Ｋポート（Ｋ３．
に２．Ｋｌ及びＫＯ）の状態を読み取れば、１．１１０
Ｂが得られる。第ＯビットのｒＯＪが、スイッチＳＷＩ
のオンを示している。

第６ｂ図のサブルーチンｒｓＷＩｃＨＲＥＡＤＪを参照
する。このサブルーチンでは、ますカウンタＮＰＳに３
をセットし、フラグＦＴＩＩに「１′」をセットし、Ｋ
ボートの状態を読み取る。Ｋボートの状態が、１１１１
Ｂ、即ち低レベルＬに設定したＰポートに接続されるス
イッチが全てオフなら、フラグＦＴＩＭに「０」をセッ
トし、直ちにサブルーチンから抜は出す。ＫボートがＩ
ＩＩＩＢでなければ１次のようにして、どのスイッチが
押されたのかを判定する。

まず、Ｋボートから入力した４ビツトのデータを下位ビ
ットの方向に１ビツトシフトする。図中の「ＲＯＲ」が
これに対応する。もしデータの第０ビツトが１であれば
、シフトを行なった結果、ＣＰＵｌｌ０内部のキャリー
フラグが「１」にセットされる。がそのビットがｒＯＪ
であると、キャリーフラグは「０」になる。データの各
ビット３゜２．１及び０は、それぞれにポートのに３．
に２゜Ｋ１及びＫＯに対応している。従って最初のシフ
トでは、ポートＫＯの状態をチェックすることになる。

フラグＦＴＩＩは、最初は「０」にセットされており、
スイッチオンを検出すると「１」にセットされる。シフ
トした結果、キャリーフラグが「１」、つまり対応する
ビットのスイッチがオフの場合、フラグＦＴＩＩの状態
をチェックする。最初は「０」であるから、カウンタＮ
Ｋの内容を＋１し、カウンタＮＰＳを−ｌし、その結果
が負でなければ、ラベルＳＵＢ　１で示される処理に戻
る。カウンタＮＰＳには最初に３がセットされているの
で、デ・−夕のシフトによってキャリーフラグのｒＯｊ
が検出されなければ、最大で４回、この処理を繰り返す
ことになる。

シフトした結果、キャリーフラグの「０１を検出すると
、フラグＦＴＩＩをチェックする。最初はフラグＦＴＩ
Ｉが「０」なので、ここで、フラグＦＴＩＴに「】」　
をセットし、カウンタＮＫの内容を＋１し、カウンタＮ
ＰＳを−１し、その結果が負でなければ、ラベルＳ’Ｕ
ＢＩで示される処理に戻る。

フラグＦＴＩＩが「１」にセットされた後、つまりスイ
ッチオンを検出した後は、ビットシフトの後のカウンタ
ＮＫの更新は行なわない。但し、フラグＦＴＩＩがｒｌ
Ｊになった後で、再びキャリーフラグの「０」を検出し
た場合には、フラグＦＴＩＭをＴ’　ＯＪにセットして
このルーチンから抜は出す。

つまり、これまでの処理を終了した時点では、カウンタ
ＮＫの内容は、初めにセットされた値とスイッチオンが
検出されたビット番号に応じて定まる。即ち、Ｋポート
のビット０，１．２及び３でスイッチオンを検出した場
合、カウンタＮＫは、それぞれ、１回、２回、３回及び
４回のカウントアツプが行なわれる。

ここで再び第７ｅ図、第７ｆ図、第７ｇ図及び第７ｈ図
を参照すると、各サブルーチンｒＰＯＭ○ＤＥＪ　、　
ｒＰＩＭＯＤＥＪ　、　ｒＰ３ＭＯＤＥＪ及びｒ　Ｐ　
４．　Ｍ　ＯＤ　Ｅ　」においては、サブルーチン「Ｓ
すＩＣＨＲＥＡＤＪ　を実行する前に、カウンタＮＫに
。

それぞれ１５，３，７及び１１を初期セットしている。

つまり、出力ポートＰＯ，Ｐ１．．Ｐ２及びＰ３に接続
されるスイッチ列を読み取る時には、カウンタＮＫの初
期値が、それぞれ１５，３，７及び１１になっている。

カウンタＮＫは４ピツト、即ち１６進カウンタであるか
ら、出カポー□トＰＯに接続されたスイッチＳＷｉ、Ｓ
Ｗ２及びＳＷ３がオンになった場合。

それぞれカウンタＮＫの値が、０，１及び２になる。も
しポートに３のラインとポートＰＯのラインに、スイッ
チを接続すわば、それがオンした時のカウンタＮＫのイ
直は３である。

同様に、ポートＰ１の列し；４つのスイッチが接続され
れば、各々のスイッチがオンした時のカウンタＮＫの値
は、４，５．６及び７になり、ポートＰ２の列に４つの
スイッチが接続されれば、各々のスイッチがオンした時
のカウンタＮＫの値は、８．９．１０及び１１になり、
ボー１−Ｐ３の列に４つのスイッチが接続されれば、各
々のスイッチがオンした時のカウンタＮＫの値は、１．
２，１３゜１４及び１５になる。

第６ｂ図に戻って、説明を続ける。カウンタＮＰＳが負
になると、カウンタＮＫの値をメモリＳＳの内容と比較
する。メモリＳＳは最初はｄにクリアされているので、
その時は一致しない。一致しない場合、カウンタＮＫの
値をメモリｓＳに格納し、カウンタＮＳに０をセットし
、フラグＦＴＩＭに「０」をセットして、このルーチン
から抜は出す。

サブルーチンｒｓＷＩｃＨＲＥＡＤＪを終了すると、サ
ブルーチンｒＰＯＭＯＤＥＪでは、Ｐボート出力レジス
タＭ　（０，６）に１１．　ＯＩ　Ｂを格納する。従っ
て、約２．６ｍ５ｅｃを経過して、次にフラグＦＴＩＭ
が「Ｉ」になった時には、レジスタＭ　（０，６）のビ
ット１が「０」であるから、サブルーチンｒＰＩＭＯＤ
ＥＪを実行する（第６ａ図参照）。

第７ｆ図を参照すると、サブルーチンｒＰＩＭ○ＤＥＪ
では、カウンタＮＫに３をセットし、サブルーチンｒｓ
ｗＩＣＨＲＥＡＤＪを実行し、Ｐポート出力レジスタＭ
　（０，６）に１０１１Ｂを格納する。

これでレジスタＭ　（０，６）のビット２が「０」にな
るので、次にフラグＦＴＩＭが「１」になった時には、
サブルーチンｒＰ２ＭＯＤＥＪを実行する（第６ａ図参
照）。

第７ｇ図を参照すると、サブルーチンｒＰ２Ｍ。

ＤＥＪでは、カウンタＮＫに７をセットし、サブ／Ｌ／
−ｆンｒｓＷＩｃＨＲＥＡＤＪを実行し、Ｐポート出力
レジスタＭ　（０，６）に０ＩＩＩＢを格納する。

これでレジスタＭ　（０，６）のビット３が「０」にな
るので、次にフラグＦＴＩＭが「１」になった時には、
サブルーチンＩ’Ｐ３ＭＯＤＥＪを実行する（第６ａ図
参照）。

第７ｈ図を参照すると、サブルーチンｌ’Ｐ３Ｍ。

ＤＥＪでは、カウンタＮＫに１１をセットし、サブルー
チンｒｓＩｌｌＩｃｌｌ　ＲＥＡＤＪを実行し、Ｐポー
ト出力レジスタＭ　（０，６）に１１１．　ＯＢを格納
する。

これでレジスタＭ　（０，６）のビットＯが「０」にな
るので、次にフラグＦＴＩＭが「１」になった時には、
サブルーチンｒＰＯＭＯＤＥＪを実行する（第６ａ図参
照）。

つまり、約２．６ｍ５ｅｃの周期で、４つのサブルーチ
ンｒＰＯＭＯＤＥＪ　、ｒＰＩＭＯＤＥＪ　、ｒＰ２Ｍ
ＯＤＥＪ及びｒＰ３ＭＯＤＥＪを、順次、繰り返し実行
する。

再び、第６ｂ図に示すサブルーチンｒｓＷＩｃＨＲＥＡ
ＤＪを説明する。Ｋボートから読んだデータの４回のビ
ットシフトを終了して、カウンタＮＰＳが負になり、カ
ウンタＮＫの内容とメモリＳＳの内容を比較するとき、
２回目以降は、前回スイッチオンを検出したビットを含
む４ビツトデータが格納されているので、それを検出し
た時から現在までの間にスイッチの状態に変化がなけれ
ば、両者が一致する。

一致すると、カウンタＮＳを＋１し、その結果をチェッ
クする。カウンタＮＳが１５以下なら、フラグＦＴＩＭ
に「０」をセットし、このルーチンから抜は出す。カウ
ンタＮＳは、初めでスイッチオンを検出した時に「０」
にクリアされるので、メモリＳＳとカウンタＮＫの一致
を検出する毎にカウントアツプされるので、その内容は
、スイッチのデータが一致した回数を示す。

カウンタＮＳが１５を越えると、フラグＦＳ３をチェッ
クする。プラグＦＳ３は最初はｒＯＪであるから、その
場合、メモリＳＳの内容を、バッファ５ｏ−８３に格納
する。

更に、メモリＳＳの内容をバッファＴＳＯ〜ＴＳ３に格
納し、フラグＦＳ２に「１」をセットし。

カウンタＮＳに０をセットし、フラグＦＴＩＭに「０」
をセットしてこのサブルーチンから抜は出す。フラグＦ
Ｓ２が「０」の時は、送信機からのデータ伝送、即ち変
調信号の出力は行なわない。

つまり、スイッチを押してから、ＣＰＵｌｌ０がその同
じスイッチのオンを１６回連続して認識した後でないと
、変調信号は出力されない。

ここで、電源がオンしてから、変調された電波が出力さ
れるまでの時間を考える。なお、電波（ｆＭ送波）は、
電源がオンした直後から出力される。スイッチＳＷＩ、
ＳＷ２又はＳＷ３がオンしてから、ＣＰＵｌｌ０が動作
を開始するまでに、約５ｍ５ｅｃを要する。Ｃ：ＰＵｌ
ｌｏは、動作を開始した後、１６ビツトの認識コード読
取りを５回繰り返し行なう。この読取りに通常は約３ｍ
５ｅｃを要する。続いて、ｃｐｕｔｔｏはスイッチデー
タの読取りを行なうが。この読取りには１回あたり約１
０．４ｍ５ｅｃを要する。スイッチの読取りは、１６回
繰り返し行なう。この後で変調が開始される。従って、
電波（搬送波）が最初に出力されてから、約１７０　ｍ
５ｅｃの間は、変調波は出力されない。

これは重要なことである。即ち、この実施例では受信機
側で、電波受信の有無を、ＦＭ復調回路出力に現われる
ノイズの有無で判定しているが、電波が変調されたもの
であると、送信側から送られる信号とノイズとの区別が
芝しく、誤検出が生ずる恐れがある。ところが、約Ｌ　
７０　ｍ５ｅｃと比較的長い期間、無変調波を送信する
と、その間に受信機側では電波の受信を確認し、電源の
自己保持を完了することができるので、その後で仮に送
信側から送られた信号を受信側でノイズに誤判定し、受
信無しと判別しても問題は生じない。

さて、再び第６ｃ図に示すタイマ割込サービスルーチン
ｒＴＩＮＴＪを説明する。カウンタＮＴＱが負になった
時、フラグＦＳ２をチェックするが、前述のようにして
、スイッチデータの１６回の読取りが完了していると、
フラグＦＳ２は「１」にセットされている。従って次に
フラグＦＳ３をチェックするが、フラグＦＳ３は最初は
「０」である。そこで、フラグＦＳ３に「１」をセット
し。

ボート○Ｈに出力するデータを保持する。メモリ０Ｈｏ
ｕｔのビット３に「０」をセントする。これは、その直
後に、信号ライン５Ｇ１４に低レベルＬを出力すること
を意味する。

上記動作の後で、再びタイマ割込サービスルーチンｒＴ
　ＩＮＴＪにエントリーし、カウンタＮＴ○が負になっ
た場合、今度はフラグＦＳ３が「１」にセットされてい
るので、プラグＦＳＩ及びＦＳＯをチェックする。フラ
グＦＳＩ及びＦＳＯが「０」及びｒＯＪの場合には、サ
ブルーチン［ＴＭＯＤＥＯＪを実行し、フラグＦＳＩ及
びＦＳＯが「ＯＪ及びｒｌｊの場合には、サブルーチン
ｒＴＭＯＤＥＩＪを実行し、フラグＦＳＩ及びＦＳＯが
ｒｌＪ及びｒＯＪの場合には、サブルーチンｒＴＭＯＤ
Ｅ２Ｊを実行し、フラグＦＳＩ及びＦＳＯがｒｌＪ及び
「１」の場合には、サブルーチンｒＴＭＯＤＥ３Ｊを実
行する。

簡単にいうと、サブルーチンｒＴＭＯＤＥＯＪではビッ
ト０の送信データを処理し、ｒＴＭＯＤＥｌ」ではビッ
トエの送信データを処理し、ｒＴＭＯＤＥ２」ではビッ
ト２の送信データを処理し、ｒＴＭＯＤＥ３Ｊではビッ
ト３の送信データを処理する。これらの処理によって、
所定ビット数の並列データがシリアルデータに順次変換
される。

各サブルーチンで、フラグＦＳＬ及びＦＳＯを操作する
ことにより、これらのサブルーチンが順次実行される。

第７ａ図、第７ｂ図、第７Ｃ図及び第７ｄ図を参照して
各サブルーチンを説明する。サブルーチンｒＴＭＯＤＥ
ＯＪでは、まずメモリＹＴＩの内容を内部レジスタＹに
セットし、メモリＭ　（０，Ｙ）のビットＯをチェック
する。それが「１」ならメモリ０Ｈｏｕｔのビット３に
「】」　をセットし、「０」ならメモリ○Ｈｏｕｔのビ
ット３に「０」をセットする７そして、フラグＦＳにｌ
ｌ０ＩＢをセットする。これによってフラグＦＳＩに「
０」、ＦＳＯに「１」がセットされるので、それから約
２．６ｍ５ｅｃ後でタイマ割込サービスルーチン「ＴＩ
ＮＴＪにエントリーすると、サブルーチン「ＴＭＯＤＥ
ｌ、４を実行する。

サブルーチンｒＴＭＯＤＥＩＪでは、まずメモリＹＴＩ
の内容を内部レジスタＹにセットし、メモリＭ　（０，
Ｙ）のビット１をチェックする。それが「１」ならメモ
リ○Ｈｏｕｔのビット３に「１」をセットし、「０」な
らメモリ０Ｈｏｕｔのビット３に「０」をセットする。

そして、フラグＦＳに１、１１０　Ｂをセットする。こ
れによってフラグＦＳｌにｒｌ」、ＦｓｏにｒＯＪがセ
ットされるので、それから約２．６ｍ５ｅｃ後でタイマ
割込サービスルーチンｒＴＩＮＴＪにエントリーすると
、サブルーチンｒＴＭＯＤＥ２Ｊを実行する。

サブルーチンｒＴＭＯＤＥ２Ｊでは、まずメモリＹＴＩ
の内容を内部レジスタＹにセットし、メモリＭ　（０，
Ｙ）のビット２をチェックする。それが「１」ならメモ
リ０Ｈｏｕｊのビット３に「１」をセットし、「０」な
らメモリ０Ｈｏｕｔ（７）ビット３に「０」をセットす
る。そして、フラグＦＳに１１１１Ｂをセットする。こ
れによってフラグＦＳ１に「１」、ＦＳＯにｒｌＪがセ
ットされるので、それから約２．６ｍ５ｅｃ後でタイマ
割込サービスルーチンｒＴ　ＩＮＴＪにエントリーする
と、サブルーチンｒＴＭＯＤＥ３Ｊを実行する。

サブルーチンｒＴＭＯＤＥ３Ｊでは、まずメモリＹＴＩ
の内容を内部レジスタＹにセットし、メモリＭ　（０，
’Ｉ’）のビット３をチェックする。それが「１」なら
メモリ０Ｈｏｕ仁のビット３に「１」をセットし、ｒＯ
Ｊならメモリ０Ｈｏｕｔ、のビット３に「０」をセット
する。そして、フラグＦＳに１１００Ｂをセットする。

これによってフラグＦＳ１にｒＯＪ　、ＦＳＯに「０」
がセットされるので、そ九から約２．６ｍ５ｅｃ後でタ
イマ割込サービスルーチンｒＴＩＮＴＪにエントリーす
ると、サブルーチンｒＴＭＯＤＥＯＪを実行する。

ｒＴＭＯＤＥ３Ｊでは、続いてメモリＹＴＩの内容をチ
ェックし、１回のデータ送信が終了したかどうかをチェ
ックする。終了してなければ、メモリＹＴＩの内容を＋
１する。

メモリＹＴＩには、初期値として１０がセットされ、サ
ブルーチンｒＴＭＯＤＥＯＪ　、ｒＴＭＯＤＥＩＪ　ｔ
　　ｒＴＭＯＤＥ；ＩＮ及びｒＴＭＯＤＥ３Ｊを実行す
る毎に＋１される。つまり、各サブルーチ’、、’　ｒ
ＴＭＯＤＥＯＪ　、ｒＴＭＯＤＥｌ」、ｒＴＭＯＤＥ２
Ｊ及びｒＴＭＯＤＥ３Ｊで処理するメモリＭ（ｏ　Ｉ　
Ｙ　）は、最初はメモリＭ　（ｏｐ　Ａ）即ちヘッダの
４ビツトデータであり、４ビツトの全データ出力処理が
完了する毎に、メモリＭ（０゜Ｂ）−Ｍ　（０，Ｃ）−
Ｍ　（０，Ｄ）−Ｍ　（０，Ｅ）Ｍ　（ｏ　＋　ｐ　）
に更新される。従って、メモリＹＴＩをチェックして、
それが１５になっていた時は、４ビツトのヘッダ情報、
４ビツトの制御情報（スイッチデータ）ＳＯ〜Ｓ３及び
１６ビツトのＶ＆識コードＢＯ〜Ｂ１５を全て送信用の
メモリにセット完了した時である。

メモリＹＴＩの内容が１５になったら、それに再び１０
をセットし、カウンタＮＴＣを＋１し、カウンタＮＴＣ
の内容をチェックする。ＮＴＣの値が８でなければ、サ
ブルーチンｒＴＭＯＤＥ３Ｊを抜は出す。カウンタＮＴ
Ｃは最初にＯにセットされ、２４ビツトのデータ出力が
完了する毎にカウントアツプされる。カウンタＮＴＣが
８になるまでは、２４ビツトのデータ出力を、繰り返し
行なう。つまり、１回スイッチＳＷＩ、ＳＷ２又はＳＷ
３を操作すると、２４ビツトのシリアルデータが、８回
繰り返し出力される。カウンタＮＴＣが８になると、カ
ウンタＮＴＣをＯにクリアし。

フラグＦＴＩＣに「１」をセットする。

次に、ボンピング信号の発生について説明する。

再び、第６Ｃ図のタイマ割込サービスルーチンｒＴＩＮ
ＴＪを参照する。カウンタＮＴＯをカウントダウンし、
その結果が０になった場合、フラグＦＴＩＯに「１」を
セットし、カウンタＮＰＯを−１する。カウンタＮＰＯ
が負でなければ、メモリ０Ｈｏｕｔのビット０、即ち信
号ライン５ＧＬ３の状態をチェックし、それが「１」な
らｒＯＪを、「０」なら「１」をメモリ０Ｈｏｕ七のビ
ット０にセットする。

タイマ割込みサービスルーチンｒＴＩＮＴＪ　を実行す
るのは２６０μｓｅｅ毎であり、カウンタＮＴＯがＯに
なるのは１０回に１回の割合いであるから、メモリ０Ｈ
ｏｕｔのビットＯの状態は、約２．６ｍ５ｅｃ毎に反転
する。このメモリ○Ｈｏｕｔのビット０の内容がボート
０４に出力される。従って、信号ライン５Ｇ１３には、
タイマ割込みが許可された後、周期が約５．２ｍ５ｅｃ
の矩形波信号が現われる。この信号によって、電源回路
１２０のトランジスタＱ５がオンし、トランジスタＱ６
がオンし、それによって、トランジスタＱ７のオン状態
が維持される。

但し、カウンタＮＰ○のカウントダウンの結果が負であ
ると、該カウンタＮＰ○に０をセットし、ボンピング信
号の生成、即ち０Ｈｏｕｔのビット０の更新を停止する
。ここでカウンタＮＰ○が０にセットされると１次にそ
れをカウントダウンした結果も負になるから、一度それ
が０にセットされた後は、割込サービスルーチンｒＴＩ
ＮＴＪによって、カウンタＮＰ○の内容が０を越える値
にセットされることはない。

第６ａ図及び第６ｂ図のメインルーチンを参照する。メ
インルーチンのラベルｒＭＡＩＮＪで示される処理ステ
ップにおいて、上記カウンタＮＰＯに１５がセットされ
る。その・処理ステップは。

以後のループ状になった処理群に含まれているため、そ
のループを１回実行する毎に、カウンタＮＰＯには繰り
返し１５がセットされるから、ＮＰＯはループ状処理の
実行中は０にならない。

カウンタＮＰＯが０になるのは、メモリＴＣＩ。

Ｔｅ３及びＴｅ３に値が格納されるソフトウェアタイマ
の値が所定値に達した時である。前記ループ状処理にお
いては、フラグＦＴＩＭが「１」でない時、フラグＦＴ
ＩＯをチェックする。フラグＦＴＩＱは、前述の割込サ
ービスルーチンｒＴＩＮＴＪで、約２．６ｍ５ｅｃの周
期で「１」にセットされる。フラグＦＴＩＱが「１」で
あると、メインルーチンの前記ループ状処理では、フラ
グＦＴ■○を「０」にクリアした後、メモリＴＣ１の内
容をカウントアツプする。また、その結果がちし１５を
越えると、即ちオーバフローすると、メモリＴＣ２の内
容をカウントアツプする。またその結果が１５を越える
と、更にメモリＴＣ３の内容をカウントアツプする。

メモリＴＣＩ、ＴＣ２及びＴｅ３には、各々０が初期値
としてセットされる。そして、上記のように７フラグＦ
ＴＩＯが「１」になる毎に、つまり２．６ｍ５ｅｃ毎に
、ソフトウェアタイマがカウントアツプする。そして、
メモリＴＣＩが１６回カウントアツプすると、メモリＴ
Ｃ２を１つカウントアツプし、メモリＴＣ２が１６回カ
ウント・アップすると、メモリＴＣ３を１つカウントア
ツプする。

メモリＴＣ３が２になると、即ち５１２回のカウントア
ツプを行なうと、ソフトウェアタイマのオーバフローを
検出し１次の処理を行なう。

まず、カウンタＮＰＯにＯをセットし、フラグＦＳｌ、
ＦＳ２．ＦＳ３及びＦＳ４を「０」にクリアし１次ステ
ップ以降はループ状に処理を繰り返す。このループ状処
理では、出力ボート００，０１．０２及び０３に全て高
レベルＨをセットし、Ｐボート出力レジスタＭ　（０，
６）に１１１１Ｂをセットし、ＯＨポート出出力レジタ
５Ｍ（０，７）に０ＩＯＩＢをセットし、メモリＡＯＨ
に０１０１Ｂをセットし、以後同一の処理を繰り返し行
なう。

従って、ソフトウェアタイマがタイムオーバすると、カ
ウンタＮＰ○がＯになるので、ポンピング信号の出力が
停止し、電源回路１２０はオフになる。

なお、ソフトウェアタイマのタイムオーバが生じる前に
おいては、変調を開始する時、即ちフラグＦＳ３が「１
」になった時、フラグＦＳＳ２が既に「工」でなければ
、メモリＴＣＩ、ＴＣ２及びＴｅ３が初期値Ｏにクリア
される。また、２４ピクトデータの８回の出力動作を完
了した後、即ちフラグＦＴＩＣが「１」の時、スイッチ
データを保持するメモリ８３〜ＳＯの内容とＴＳ３〜Ｔ
ＳＯの内容とが異なる場合にも、メモリＴＣＬ、ＴＣ２
及びＴｅ３の内容はクリアされる。

［効果］ 以上のとおり１本発明によれば、送信機からの電波等の
信号を受信しない時は受信機側の消費電力を小さくシ、
信号を受信すると受信機側の回路各部に所定の電力を供
給して所定の動作を行なうので、受信機に常時電源を供
給しておくことができる。従って、受信機側に電源スィ
ッチを設ける必要がなくなるので、ワイヤレスの遠隔操
作が可能になる。

【図面の簡単な説明】

第１図は１本発明を実施する自動車用電子錠システムの
車上装置を示すブロック図である。 第２ａ図は、第２ｂ図及び第２Ｃ図は、それぞれ第１図
の受信ユニット１０．信号処理ユニット２０及び電源ユ
ニット２０を示す電気回路図である。 第３図、第４ａ図、第４ｂ図、第４ｃ図、第４ｄ図、第
４ｅ図及び第４ｆ図は、第１図のマイクロコンピュータ
４０の概略動作を示すブローチヤードである。 第５図は、第１図に示す車上装置に電波を送るアンロッ
ク操作ボードの構成を示す電気回路図である。 第６ａ図、第６ｂ図、第６ｃ図、第７ａ図、第７ｂ図、
第７Ｃ図、第７ｄ図、第７ｅ図、第７ｆ図、第７ｇ図及
び第７ｈ図は、第５図に示すマイクロコンピュータ１１
０の概略動作を示すフローチャートである。 第８ａ図は、送信側から受信側に送るデータのビット構
成を示すタイムチャートである。 第８ｂ図は、受信側のデータサンプリングの時間を示す
タイムチャートである。 １０：受信ユニット　　　１１：高周波増幅回路１２：
フィルタ ２０：電源ユニット（電力切換手段） ３０：信号処理ユニット　３１：増幅回路３２ニレベル
比較回路 ４０：マイクロコンピュータ ５０：スイッチマトリクス ６０．７０，８０：ドライバ Ｑ２；トランジスタ（受信識別手段） ＲＡＮ　：受信アンテナ ＢＴ二車上バッテリ １００：認識コード生成回路 １１０：マイクロコンピュータ １２０：電源回路　　　　１３０：変調回路１４０：高
周波増幅回路 ＳＷＩ、ＳＷ２．ＳＶｉ’３＝スイッチＢＴ２　：バッ
テリー　　ＡＮＴ：送信アンテナ特許出願人　アイシン
精機株式会社 第７ｅ図 第７９圀 東７↑ス 戸７ｈ図

Claims (5)

【特許請求の範囲】
1. （１）所定の電気機器を制御するスイッチング手段；外
   部からの信号を受信する信号受信手段；及び該信号受信
   手段が出力する電気信号に含まれる情報を解読しその結
   果が所定の制御コードであると前記スイッチング手段を
   付勢して電気機器を制御する制御手段；を備える受信機
   のスタンバイ装置において： 前記信号受信手段の出力する電気信号の状 態を判定し、外部からの信号の受信の有無を識別する受
   信識別手段；および該受信識別手段の識別結果に応じて
   、少なくとも前記制御手段への供給電力を切換える電力
   切換手段；を設けたことを特徴とする、受信機のスタン
   バイ装置。
2. （２）電力切換手段は、受信識別手段が外部からの信号
   受信無しを識別すると、前記制御手段への供給電力を実
   質上零に設定するとともに、信号受信手段への供給電力
   を小さく設定する、前記特許請求の範囲第（１）項記載
   の受信機のスタンバイ装置。
3. （３）受信識別手段は、信号受信手段が出力する電気信
   号のノイズレベルを判定し、ノイズレベルが大きいと信
   号受信無しと識別し、ノイズレベルが小さいと信号受信
   有と識別する、前記特許請求の範囲第（１）項記載の受
   信機のスタンバイ装置。
4. （４）信号受信手段は、電波を受信しそれを復調した電
   気信号を出力する、前記特許請求の範囲第（１）項記載
   の受信機のスタンバイ装置。
5. （５）前記スイッチング手段が制御する電気機器は、少
   なくとも１つの車上電気錠を含む、前記特許請求の範囲
   第（１）項、第（２）項、第（３）項又は第（４）項記
   載の受信機のスタンバイ装置。