JPS61276439A - デ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は調歩同期方式のデータ伝送装置に関する。

［従来技術の説明１ 従来の調歩同明方式のデータ伝送装置の例を第３図に示
した。

これは、パリティチェック機能を有するデータ伝送装置
の例であり、パリティビットを付加した複数ビットのデ
ータを送信Ｉａ１から受信機３にデータ線５を介して伝
送するようにしたものである。

送信ｌ１１はイネーブル信号入力端子７から入力される
イネーブル信号に基づいて起動する時計９と、この時計
９の発振回数を計数するカウンタ１１と、前記時計９か
らの時計信号を入力しこの時計信号に同期してデータ入
力端子１３から入力されたｎビットのパラレルデータＤ
＋　、Ｄ２・・・（）ｎにスタートビットＳ及びパリテ
ィビットＰを付加して前記データ線５にシリアル出力す
るパラレルシリアル変換シフトレジスタ（以下Ｐ／Ｓ変
換器と略称する）１５と、スタートビット付加回路１７
、パリティ付加回路１９とを有して構成されている。

一方、受信ｌ１１３は前記同様イネーブル信号入力端子
２１から入力されるイネーブル信号に基づいて起動準備
する時計２３と、前記データ線５を介して入力されるデ
ータ先頭のスタートビットＳを検出し前記時計２３から
データ受信用の時計信号を出力させるスタートビット検
出回路２５と、前記時計２３から出力される時計信号を
計数ケるカウンタ２７と、前記時計信号に同期して前記
データ１１１５から前記スタートビットＳに次ぐシリア
ルデータ［）ｎ・・・Ｄ２　、Ｄ＋　をパリティビット
Ｐと共に入力し入力データＤ＋　、Ｄ２・・・［）ｎを
パリティチェック回路２９からの制御信号に従ってデー
タ出力端子３１にパラレルに出力するシリアルパラレル
シフトレジスタ（以下Ｓ／Ｐ変換器と略称する）３３と
を有して構成されている。

以上の構成の送信Ｉ１１及び受信１１３を有する調歩同
期方式のデータ伝送装置は、送信機１でｎビットのデー
タをデータ入力端子１３から入力しこれにパリティビッ
トＰを加えてデータ線５にシリアル出力し、受信機３で
このシリアル出力されたデータを時計２３の時計信号に
同期して入力し、パリティチェックを行なった後、デー
タ出力端子３１に出力する。

ここに、送信機１の時計９の周期を王とするならば、受
信！１３の時計２３の周期もこれに合わせてＴに調整さ
れており、又、前記受信Ｉａ３の受信タイミングは前記
送信機の送信タイミングより丁度時計の１／２周期Ｔ／
２だけ遅らせて受信する態様とされている。これにより
、送信機１の時計９と受信機３の時計２３とにそれぞれ
八Ｔの誤差があったとしても（ｎ＋ｉ）・（２・ΔＴ）
が前記周期Ｔの１／２の値を越えない範囲で、即ち、パ
リティビットを付加した伝送データのビット数ｎ＋ｉが
Ｔ／（４・ΔＴ）を越えない範囲でこれらデータを同期
ずれするすることなく伝送できることになる。

しかしながら、このような従来の調歩同期方式のデータ
伝送装置にあっては、上記の如く送・受信機にそれぞれ
設けた時計の誤差に基づいてパリティビットを付加した
伝送データのビット数ｎ＋１をＴ／（４・ΔＴ）より小
さい値としなければならず、又、伝送データのビット数
を多くするためには時計誤差へＴを小ざくする必要があ
り、この場合には高精度、かつ、高価な時計が必要とな
るという問題点があった。

［発明の目的］ この発明は上記問題点を改善し、送・受信機の時計蹟度
を余計に向上させる必要がなく、複数ビットのデータを
同期ずれすることなく伝送することのできるデータ伝送
装置を提供することを目的とする。

［発明の概要］ 上記目的を達成するためにこの発明は、データ伝送装置
を、複数ビットの送信データの途中に偶奇２つのパリテ
ィビットを隣接して付加しこれらパリティビットを付加
したデータを所定同期で順次ＮＲＺ信号で出力するシリ
アルデータ出力手段を有する送信機と、受信データを自
己の時計周期で順次シリアル入力すると共に入力データ
のレベル変化を検出しこの検出されたレベル変化の時期
で自己の時計を補正し補正された時計で残りデータをシ
リアル入力するシリアルデータ入力手段を有する受信機
と、を具備せしめて構成し、受信機の時計を補正しなが
らデータ伝送するようにした。

［実施例の説明］ 以下、この発明について一実施例を挙げ詳細に説明する
。

第１図はデータ伝送装置の送・受信機を示す回路図であ
る。

送信機３５はイネーブル信号入力端子７から入力される
第２図（ａ　）に示したイネーブル信号Ａに基づいて第
２図（ｄ　）に示した時計信号りを出力する周１１ＪＴ
の時計９と、この時計９の発振回数を計数するカウンタ
１１と、前記時計９からの時計信号りを周期信号として
データ入力端子１３から入力されたｎビットのパラレル
データＤ＋、Ｄ２・・・Ｑｎの先頭及び中間にスタート
ビットＳ及び偶奇パリティビットＰ２　、Ｐ＋を付加し
て前記データ線５に第２図（ｂ）に示したＮＲＺ（Ｎｏ
ｎＲｅｔｕｒｎ　　ｔｏ　　Ｚｅｒｏ　）信号Ｂを出力
するＰ／Ｓ変換器３７と、データの中間に前記偶奇パリ
ティビットを隣接して付加するパリティ付加回路３９と
を有して構成されている。

一方、受信機４１は前記同様イネーブル信８入力端子２
１からイネーブル信号Ａが入力されていることを条件と
して周期Ｔで所定の条件下で発振する時計２３と、前記
データ線５を介して入力されるデータ先頭のスタートビ
ットＳを検出し前記時計２３から第２図（ｅ　）に示し
たデータ受信用の時計信号Ｅを出力させるスタートビッ
ト検出回路２５と、前記時計２３から出力される時計信
号Ｅを計数するカウンタ４３とを有している。カウンタ
４３はデータビット数を計数するもので、偶奇パリティ
ビットをｎビットデータのビット数ｎ＋２の計数を行な
ってのち、時計２３の発振を停止させる役目を為す。

受信！ａ４１はデータエッヂ検出回路４５を有している
。該回路４５はワンショットマルチバイブレータを有し
て成り、データのＮＲＺ信号信号口−レベルからハイル
ベルに、又は、ハイレベルからローレベルに変化する時
期を検出し、検出時期に同期して同期信号Ｃを出力する
。この同期信号Ｃは時計２３に出力され、該時計２３を
リセットする。従って、前記時計はイネーブル信号へが
入力されていることとデータエツジ検出回路４５がデー
タエツジを検出した際にリセットされることを条件とし
てスタットビットが入力されてから所定回のデータを入
力し終るまで同期Ｔで発振することになる。

受信機４１はＳ／Ｐ変換器４７と、パリティチェック回
路４９とを有している。Ｓ／Ｐ変換器４７は、データ中
間に偶奇パリティビットＰ２、Ｐｌを付加されたｎビッ
トのデータを順次入力し、入力されたデータをパリティ
チェック回路４９に出力するものである。パリティチェ
ック回路４９はデータ中間に付加されているパリティビ
ットＰ２、ＰＩを用いてデータのパリティチェックを行
ない、データをデータ出力端子３１に出力する。

すなわち、偶数パリティビットと奇数パリティビットと
は相反するものであるため、この偶奇パリティビットを
隣接すると必ずレベル変化を生じる。

そのため、例えば全データビットがハイレベル、あるい
はローレベルの場合でも最低１度は時計がリセットされ
ることになる。

以上の構成の送信機３５及び受信機４１についてその作
用を説明すると次の通りである。

送信機３５は入力端子１３からｎビットのデータをＰ／
Ｓ変換器３７に取り込み、パリティ付加回路で、その取
り込んだデータの中間に偶奇のパリティＰ２　、Ｐ＋を
付加する。Ｐ／Ｓ変換器４７はこれらデータの先頭にス
タートビットＳを付加し、スタートビットＳ及び偶奇パ
リティビットＰ２、Ｐｌの付加されたｎビットのデータ
をデータ線５にＮＲＺ信号で送出する。この送出は第２
図（ｄ　）に示した時計信号りの立下りに同期して行な
われる。

一方、受信機４１はデータ線５から入力されるＮＲＺ信
号をスタートビット検出回路２５、データエツジ検出回
路４５、並びにＳ／Ｐ変換器４７に受けている。そこで
スタートビット検出回路２５は第２図（ｂ）に示したデ
ータ信号中の先頭のスタートビットＳを検出し、これに
同期して時計２３を発振させる。時計２３は予め設定さ
れた周期Ｔで発振する。カウンタ２７はこの周波を計数
する。

前記データエツジ検出回路４５は入力されるＮＲＺ信号
のレベル変化時期を検出し、この時期を同期信号Ｃとし
て時計２３に出力する。時計２３はこの同期信号Ｃでリ
セットされる。よって、データの送受信は上記同期信号
Ｃに同期されて行なわれ、時計２３は第２図（ｅ、）に
示したように送信機の時計９に対し受信機の時計２３が
Δｔ−ｎだけ遅れていたとしてもこの同期信号Ｃで補正
されることになる。なお、本実施例ではデータの中間に
偶奇パリティＰ２　、Ｐ＋を隣接して１ケ所挿入してい
るので入力データのレベル変化はデータの中間で必ず１
回現われるが、第２図（Ｑ　）に示したようにレベル変
化は入力データのレベル変化に応じてその他の時期にも
現われ、これらレベル変化に応じて同期信号Ｃが出力さ
れるのでこの同期信号Ｃに基づいて時計２３はその都度
リセットされることになる。古い換えれば、時計２３の
第２図（Ｃ）に示した△ｔ−ｎの補正は最大値であり、
実際には時計２３はこれより小さい値の誤差で同期信号
Ｃ毎に補正されることになる。Ｓ／Ｐ変換器４７で受信
されたデータは、パリティチェック回路４９でパリティ
チェックされデータ出力端子３１から出力されることに
なる。

以上の通り、本実施例では受信機４１においてｎビット
のデータＤ＋　、０２・・・Ｑｎの中間位置及び符号レ
ベルの変化位置で時計２３が補正されるので、時計２３
が時計９に対して所定量の誤差を有していたとしてもこ
れら誤差は前記補正で取り除くことができコストアップ
を生じずに簡単な回路構成で同期ずれすることのない調
歩同期方式のデータ伝送装置を形成することができるよ
うになる。

なお、上記実施例ではｎビットのデータの中間位置に偶
奇２つのパリティビットＰ２　、Ｐ＋を付加した例を示
したが、これら偶奇パリティはデータの任意の位置に隣
接して設ければよく、又、複数個所に付加することがで
きることは勿論である。

又、前記パリティチェック回路４９では偶奇両パリティ
をそれぞれチェックするが如くに説明したが、実際には
偶奇パリティビットＰ２　、Ｐ＋のうちいずれか一方の
パリティビットをチェックすることで十分であることは
勿論である。

［発明の効果］ 以上の通りこの発明は、データの途中に偶奇パリティピ
ットを付加するパリティ付加回路を設け、送信機の時計
を入力データのレベル変化の時期で補正しながらデータ
受信するようにしたデータ伝送装置であるから、データ
途中の任意の個所で受信機の時計を補正することができ
、データビット長に伴って蓄積する時計誤差を除去する
ことができ、複数ビットのデータを同期ずれすることな
く伝送することができる調歩同期方式のデータ伝送装置
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す送信機及び受信機の
回路図、 第２図は送信機及び受信機の各部のタイムチャート、 第３図は従来のデータ伝送装置の一例を示す回路図であ
る。 ９・・・送信器の時計 ２３・・・受信機の時計 ３７・・・Ｐ／Ｓ変換器 ３９・・・パリティ付加回路 ４５・・・データエツジ検出回路 ４７・・・Ｓ／Ｐ変換器

Claims (1)

【特許請求の範囲】
1. 複数ビットの送信データの途中に偶奇２つのパリテイビ
   ットを隣接して付加しこれらパリテイビットを付加した
   データを所定周期で順次ＮＲＺ信号で出力するシリアル
   データ出力手段を有する送信器と、受信データを自己の
   時計周期で順次シリアル入力すると共に入力データのレ
   ベル変化を検出しこの検出されたレベル変化の時期で自
   己の時計を補正しデータをシリアル入力するシリアルデ
   ータ入力手段を有する受信機と、を具備して成るデータ
   伝送装置。