JPS6210941A - シリアルデ−タ伝送装置 - Google Patents
シリアルデ−タ伝送装置Info
- Publication number
- JPS6210941A JPS6210941A JP60148257A JP14825785A JPS6210941A JP S6210941 A JPS6210941 A JP S6210941A JP 60148257 A JP60148257 A JP 60148257A JP 14825785 A JP14825785 A JP 14825785A JP S6210941 A JPS6210941 A JP S6210941A
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- JP
- Japan
- Prior art keywords
- data
- oscillator
- clock
- bits
- double
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は非同期方式のシリアルデータ伝送装置に関す
る。
る。
［従来技術の説明］
従来より、送信機から伝送データを２連に送信し、受信
機で受信した２連データを対照して両データが一致すれ
ばデータ伝送は正確に行われたと判断するようにしたい
わゆる送照合方式が提案されている（１９８３年ＣＱ出
版発行のトランジスタ技術３４１〜３４３０）。
機で受信した２連データを対照して両データが一致すれ
ばデータ伝送は正確に行われたと判断するようにしたい
わゆる送照合方式が提案されている（１９８３年ＣＱ出
版発行のトランジスタ技術３４１〜３４３０）。
しかしながら、このような従来よりの２運送照合方式を
非同期式のシリアルデータ伝送装置に適用する場合には
、２連の長いデータを伝送しなければならないので、同
期ずれを防止するためには送信機及び受信機がそれぞれ
有する時計の精度を２倍に向上しなければならなくなる
という問題点があった。特に、車両等に用いられる多重
伝送装置の送信機及び受信機は共に多数設けられるもの
であり、これら送受信機それぞれに高精度の時計を要求
することは多大なコストアップを要求することになる。
非同期式のシリアルデータ伝送装置に適用する場合には
、２連の長いデータを伝送しなければならないので、同
期ずれを防止するためには送信機及び受信機がそれぞれ
有する時計の精度を２倍に向上しなければならなくなる
という問題点があった。特に、車両等に用いられる多重
伝送装置の送信機及び受信機は共に多数設けられるもの
であり、これら送受信機それぞれに高精度の時計を要求
することは多大なコストアップを要求することになる。
又、それでもなお２連送照合方式を採用しようとする場
合には伝送データのビット数を低減させざるを得なくな
るという問題点があった。
合には伝送データのビット数を低減させざるを得なくな
るという問題点があった。
［発明の目的コ
この発明は上記問題点を改善し、複数ピッ１〜のデータ
を通常精度の時計を用いて２連送前合方式で伝送するこ
とかできるシリアルデータ伝送装置を提供することを目
的とする。
を通常精度の時計を用いて２連送前合方式で伝送するこ
とかできるシリアルデータ伝送装置を提供することを目
的とする。
［発明の概要］
上記目的を達成するためにこの発明では、シリアルデー
タ伝送装置を、複数ビットのデータと該複数ビットのデ
ータを順列反転させると共に論理反転させた複数ビット
のデータとで２連データを形成しこれら２連データを送
信用時計を用いて順次シリアルデータ伝送路に送信する
送信機と、前記シリアルデータ伝送路から前記２連デー
タを受信用時計を用いて順次入力すると共に少なくとも
前記２連データの接合点で受信データのレベル変化を検
出しこの検出時点で前記受信用時計を補正して前記２連
データの残りデータを受信する受信機と、を有せしめて
構成し、少なくとも２連データの中間点で受信用時計を
補正するようにした。
タ伝送装置を、複数ビットのデータと該複数ビットのデ
ータを順列反転させると共に論理反転させた複数ビット
のデータとで２連データを形成しこれら２連データを送
信用時計を用いて順次シリアルデータ伝送路に送信する
送信機と、前記シリアルデータ伝送路から前記２連デー
タを受信用時計を用いて順次入力すると共に少なくとも
前記２連データの接合点で受信データのレベル変化を検
出しこの検出時点で前記受信用時計を補正して前記２連
データの残りデータを受信する受信機と、を有せしめて
構成し、少なくとも２連データの中間点で受信用時計を
補正するようにした。
［実施例の説明コ
以下、この発明について一実施例を挙げ詳細に説明する
。
。
第１図はこの発明の一実施例を示すシリアルデータ伝送
装置の回路図、第２図は各部の信号状態を示すタイムヂ
ャートである。
装置の回路図、第２図は各部の信号状態を示すタイムヂ
ャートである。
第１図に示すように、シリアルデータ伝送装置１は送信
機３及び受信機５を有しており、両者はデータ伝送線７
を介して接続されている。図には送信機３及び受信機５
は共にそれぞれ１台づつしか示していないが、例えば、
車両用多重伝送装置にあってはこれら送信機３及び受信
機５は共に前記データ伝送線７を介して多数接続される
ものである。
機３及び受信機５を有しており、両者はデータ伝送線７
を介して接続されている。図には送信機３及び受信機５
は共にそれぞれ１台づつしか示していないが、例えば、
車両用多重伝送装置にあってはこれら送信機３及び受信
機５は共に前記データ伝送線７を介して多数接続される
ものである。
送信機３はイネーブル信号入力端子９とデータ送信デー
タ入力端子１１とを有しており、その内部に発振器１３
と、カウンタ１５と、２連伝送回路１７と、４ビツトの
パラレルシリアル変換シフトレジスタ（以下、Ｐ／Ｓ変
換器と呼ぶ）１９とを有している。そして、２連伝送回
路１７は４ビツトの順列反転用シフトレジスタ２１及び
ノット回路２３から成っている。
タ入力端子１１とを有しており、その内部に発振器１３
と、カウンタ１５と、２連伝送回路１７と、４ビツトの
パラレルシリアル変換シフトレジスタ（以下、Ｐ／Ｓ変
換器と呼ぶ）１９とを有している。そして、２連伝送回
路１７は４ビツトの順列反転用シフトレジスタ２１及び
ノット回路２３から成っている。
前記発振器１３はイネーブル信号入力端子９から第２図
（ａ）に示した通信イネーブル信号を受けて発振し、カ
ウンタ１５．２連伝送回路１７、Ｐ／Ｓ変換器１９に第
２図（ｂ）に示した周期２・ｔＢの時計信＠ＣＬＫＩを
出力する。
（ａ）に示した通信イネーブル信号を受けて発振し、カ
ウンタ１５．２連伝送回路１７、Ｐ／Ｓ変換器１９に第
２図（ｂ）に示した周期２・ｔＢの時計信＠ＣＬＫＩを
出力する。
前記カウンタ１５は前記時計信号ＣＬＫ１の数を計数し
、この計数値が送信データの２倍のビット数に達したら
、前記発振器１３に発振停止の信号を出力する。
、この計数値が送信データの２倍のビット数に達したら
、前記発振器１３に発振停止の信号を出力する。
前記Ｐ／Ｓ変換シフトレジスタ１９は送信用データＤ１
〜Ｄ４を入力端子１１から入力し、前記発振器１３から
の時計信＠ＣＬＫ１の立下りに同期して、（第２図（ｂ
）参照）これらデータを図において右方向にシフトしな
がらＤ＋ 、Ｄ２・・・の順で１ビツトづつ出力する。
〜Ｄ４を入力端子１１から入力し、前記発振器１３から
の時計信＠ＣＬＫ１の立下りに同期して、（第２図（ｂ
）参照）これらデータを図において右方向にシフトしな
がらＤ＋ 、Ｄ２・・・の順で１ビツトづつ出力する。
この出力はレベル変化で行われ、例えばデータ１はハイ
レベルで、データＯはローレベルで出力される。
レベルで、データＯはローレベルで出力される。
前記２連伝送回□路１７は、送信データ入力端子１１か
らの入力データＤ１〜Ｄ４を順列反転して前記順列反転
用シフトレジスタ２１に入力する。
らの入力データＤ１〜Ｄ４を順列反転して前記順列反転
用シフトレジスタ２１に入力する。
そして、前記発振器１３からの時計信号ＣＬＫ１の立下
りに同期してデータＤ４〜Ｄ１の順で出力し前記ノット
回路２３を介して前記Ｐ／Ｓ変換器１９の最終ビットに
出力する。
りに同期してデータＤ４〜Ｄ１の順で出力し前記ノット
回路２３を介して前記Ｐ／Ｓ変換器１９の最終ビットに
出力する。
以上により、送信機３は第２図（ａ）に示した通信イネ
ーブル信号Ｅに基いて発振器１３を周期２・ｔｓで８回
発振させ、４ビツトのデータＤ１〜Ｄ４、及び、この４
ビツトのデータを順列反転させると共に論理反転させた
４ビツトのデータを順次第２図（Ｃ）に示したようにデ
ータ信号りとして出力する。
ーブル信号Ｅに基いて発振器１３を周期２・ｔｓで８回
発振させ、４ビツトのデータＤ１〜Ｄ４、及び、この４
ビツトのデータを順列反転させると共に論理反転させた
４ビツトのデータを順次第２図（Ｃ）に示したようにデ
ータ信号りとして出力する。
一方、受信機５はイネーブル信号入力端子２５とデータ
出力端子２７とを有しており、その内部に、発振器２９
と、データエツジ検出回路３１と、カウンタ３３と、シ
リアルパラレル変換シフトレジスタ（以下、Ｓ／Ｐ変換
器と呼ぶ）３５と、伝送データ読み取り回路３７とを有
している。前記データエツジ検出回路３１はノット回路
３９と２つの立上り同期ワンショット回路４１．４５と
、オア回路４７とを有して構成されている。
出力端子２７とを有しており、その内部に、発振器２９
と、データエツジ検出回路３１と、カウンタ３３と、シ
リアルパラレル変換シフトレジスタ（以下、Ｓ／Ｐ変換
器と呼ぶ）３５と、伝送データ読み取り回路３７とを有
している。前記データエツジ検出回路３１はノット回路
３９と２つの立上り同期ワンショット回路４１．４５と
、オア回路４７とを有して構成されている。
前記イネーブル信号入力端子２５には前記送信機３のイ
ネーブル信号入力端子９に入力されると同様の通信イネ
ーブル信＠Ｅが入力される。
ネーブル信号入力端子９に入力されると同様の通信イネ
ーブル信＠Ｅが入力される。
前記発振器２つは前記イネーブル信号入力端子２５から
の通信イネーブル信号Ｅに基いて、前記発振器１３と同
様に所定周期２・ｔＢの時計信号ＣＬＫ２を前記カウン
タ３３及び前記Ｓ／Ｐ変換器３５に出力する。ただし、
この時計信号ＣＬＫ２は前記ＣＬＫ１に対して、１周期
当り２・ｔＤの誤差があるものとする。
の通信イネーブル信号Ｅに基いて、前記発振器１３と同
様に所定周期２・ｔＢの時計信号ＣＬＫ２を前記カウン
タ３３及び前記Ｓ／Ｐ変換器３５に出力する。ただし、
この時計信号ＣＬＫ２は前記ＣＬＫ１に対して、１周期
当り２・ｔＤの誤差があるものとする。
前記カウンタ３３は前記時計信号ＣＬＫ２の時計周波を
計数し、この回数が８となったら前記時計２９に発振停
止信号を出力する。
計数し、この回数が８となったら前記時計２９に発振停
止信号を出力する。
前記データエツジ検出回路３１は前記データ伝送線７の
データ信号りを入力し、第２図（ｄ ）に示したように
信号レベレの変化時点でエツジ検出信号Ｐを発生する。
データ信号りを入力し、第２図（ｄ ）に示したように
信号レベレの変化時点でエツジ検出信号Ｐを発生する。
前記発振器２９は、第１〜第４の発振は前記イネーブル
信号Ｆに基いて発振し、第５〜第８回目の発振は前記エ
ツジ検出信号Ｐの内、第２図（ｅ）に示した補正信号Ｐ
Ｏに基いてリセットしてから発振する。つまり、発振器
２９は時刻ｔ９データエツジ検出回路３１でリセットさ
れ、時計信号ＣＬＫ２の累積誤差が取り除かれることに
なる。
信号Ｆに基いて発振し、第５〜第８回目の発振は前記エ
ツジ検出信号Ｐの内、第２図（ｅ）に示した補正信号Ｐ
Ｏに基いてリセットしてから発振する。つまり、発振器
２９は時刻ｔ９データエツジ検出回路３１でリセットさ
れ、時計信号ＣＬＫ２の累積誤差が取り除かれることに
なる。
前記Ｓ／Ｐ変換器３５はデータ送信線７から入力される
８ビツトデータを第２図（ｆ）に示したように前記時計
信号ＣＬＫ２の立上りに同期してＤ＋ 、Ｄ２・・・の
順で取り込んでゆく。そして、８ビツトデータを全て入
力した後で後半４ビツトのデータの順列を反転し、かつ
論理反転して前半４ビツトと対照し、両者が一致してい
れば、伝送データＤ１〜Ｄ４を前記データ出力端子２７
に出力する。
８ビツトデータを第２図（ｆ）に示したように前記時計
信号ＣＬＫ２の立上りに同期してＤ＋ 、Ｄ２・・・の
順で取り込んでゆく。そして、８ビツトデータを全て入
力した後で後半４ビツトのデータの順列を反転し、かつ
論理反転して前半４ビツトと対照し、両者が一致してい
れば、伝送データＤ１〜Ｄ４を前記データ出力端子２７
に出力する。
上記構成のシリアルデータ伝送装置では、送信ｌ１１３
で４ビツトデータに順列反転、かつ、論理反転の４ビツ
トデータを追加して２連データを形成し、受信機５で発
振器２９が出力される時計信号の中間補正を行いつつ前
記２連データを順次入力することができるので、発振器
２７が発振器１３に対して一周期２・ｔＢ当り２・ｔＢ
だけの誤差を生じていたとしても第２図（ｆ）に示すよ
うに累積誤差を８・ｔｏより下に押えることができるこ
とになる。言い換れば、発振器２９の発振器１３に対す
る誤差ｔｏはｔ ｏ ＜ （ｔ ｓ／８）を満足するも
のでこと足りることになる。一般には、ｔｏ＜［ｔａ／
（２・ｎ）］を満足すれば良いことになる。ｎは送信デ
ータのピット数である。
で４ビツトデータに順列反転、かつ、論理反転の４ビツ
トデータを追加して２連データを形成し、受信機５で発
振器２９が出力される時計信号の中間補正を行いつつ前
記２連データを順次入力することができるので、発振器
２７が発振器１３に対して一周期２・ｔＢ当り２・ｔＢ
だけの誤差を生じていたとしても第２図（ｆ）に示すよ
うに累積誤差を８・ｔｏより下に押えることができるこ
とになる。言い換れば、発振器２９の発振器１３に対す
る誤差ｔｏはｔ ｏ ＜ （ｔ ｓ／８）を満足するも
のでこと足りることになる。一般には、ｔｏ＜［ｔａ／
（２・ｎ）］を満足すれば良いことになる。ｎは送信デ
ータのピット数である。
なお、以上の実施例の説明においては、第２図（ｅ）に
示したように、受信用時計の補正信号としてエツジ検出
信号Ｐのうち必ず生ずる中間部分の信号ＰＯを１つだけ
用いた例を示したが、発振器２７のリセットには、その
他の検出信号Ｐも利用可能であることは勿論である。こ
の場合、全てのデータが１″である場合や１１０ Ｉ＋
である場合にはデータ送信の途中での補正は行なう事が
できないが、中間部分ではＤ４と区が接するところ（ｔ
９）では必ずエツジが生じるので発Ｓ器２７のリセット
が可能である。
示したように、受信用時計の補正信号としてエツジ検出
信号Ｐのうち必ず生ずる中間部分の信号ＰＯを１つだけ
用いた例を示したが、発振器２７のリセットには、その
他の検出信号Ｐも利用可能であることは勿論である。こ
の場合、全てのデータが１″である場合や１１０ Ｉ＋
である場合にはデータ送信の途中での補正は行なう事が
できないが、中間部分ではＤ４と区が接するところ（ｔ
９）では必ずエツジが生じるので発Ｓ器２７のリセット
が可能である。
又、以上の実施例では、伝送データのビット数を４ピツ
１〜として示したが、その他の数８，１６等であって良
いことも勿論である。
１〜として示したが、その他の数８，１６等であって良
いことも勿論である。
［発明の効果］
以上の通りこの発明は、２連送照合方式における１連目
のデータを順列反転すると共に論理反転し、少なくとも
両データの接合点で受信用時計を補正可能としたシリア
ルデータ伝送装置であることから、複数ビットのデータ
を通常精度の時計を用いて２連送照合方式で伝送するこ
とができ、もって、複数ビットのデータを品質良好に伝
送することができるシリアルデータ伝送装置を安価に提
供することが可能となる。
のデータを順列反転すると共に論理反転し、少なくとも
両データの接合点で受信用時計を補正可能としたシリア
ルデータ伝送装置であることから、複数ビットのデータ
を通常精度の時計を用いて２連送照合方式で伝送するこ
とができ、もって、複数ビットのデータを品質良好に伝
送することができるシリアルデータ伝送装置を安価に提
供することが可能となる。
第１図はこの発明の一実施例を示すシリアルデータ伝送
装置の回路図、第２図は第１図に示したシリアルデータ
伝送装置の各部の信号状態を示すタイムチャートである
。 ３・・・送信ｍ ５・・・受信機 ７・・・データ伝送
線１３・・・発振器 １７・・・２連伝送回路１９・・
・Ｐ／Ｓ変換器 ２１・・・順列反転用シフ１〜レジスタ２３・・・ノッ
ト回路 ２７・・・発振器３１・・・データエツジ検出
回路 ３５・・・Ｓ／Ｐ変換器
装置の回路図、第２図は第１図に示したシリアルデータ
伝送装置の各部の信号状態を示すタイムチャートである
。 ３・・・送信ｍ ５・・・受信機 ７・・・データ伝送
線１３・・・発振器 １７・・・２連伝送回路１９・・
・Ｐ／Ｓ変換器 ２１・・・順列反転用シフ１〜レジスタ２３・・・ノッ
ト回路 ２７・・・発振器３１・・・データエツジ検出
回路 ３５・・・Ｓ／Ｐ変換器
Claims (1)
- 複数ビットのデータと該複数ビットのデータを順列反転
させると共に論理反転させた複数ビットのデータとで２
連データを形成しこれら２連データを送信用時計を用い
て順次シリアルデータ伝送路に送信する送信機と、前記
シリアルデータ伝送路から前記２連データを受信用時計
を用いて順次入力すると共に少なくとも前記２連データ
の接合点で受信データのレベル変化を検出しこの検出時
点で前記受信用時計を補正して前記２連データの残りデ
ータを受信する受信機と、を有して構成されるシリアル
データ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148257A JPS6210941A (ja) | 1985-07-08 | 1985-07-08 | シリアルデ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148257A JPS6210941A (ja) | 1985-07-08 | 1985-07-08 | シリアルデ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6210941A true JPS6210941A (ja) | 1987-01-19 |
Family
ID=15448734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148257A Pending JPS6210941A (ja) | 1985-07-08 | 1985-07-08 | シリアルデ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6210941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690733B1 (en) | 1998-12-11 | 2004-02-10 | Daimlerchrysler Ag | Method for data transmission |
-
1985
- 1985-07-08 JP JP60148257A patent/JPS6210941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6690733B1 (en) | 1998-12-11 | 2004-02-10 | Daimlerchrysler Ag | Method for data transmission |
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