JPS61274351A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61274351A JPS61274351A JP60115709A JP11570985A JPS61274351A JP S61274351 A JPS61274351 A JP S61274351A JP 60115709 A JP60115709 A JP 60115709A JP 11570985 A JP11570985 A JP 11570985A JP S61274351 A JPS61274351 A JP S61274351A
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- JP
- Japan
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- voltage
- circuit
- mos transistor
- substrate
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に自己基板電位発生
回路を有する絶縁ゲート型半導体集積回路に関する。
回路を有する絶縁ゲート型半導体集積回路に関する。
従来、絶縁ゲート型半導体集積回路（以下ＭＯ８−ＩＣ
と記す）Ｋは、自己基板電位発生回路（以下ＢＢＧ（Ｂ
ａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ ）と記す）ｔ
−有するものが多く、ＢＢＧを有するＭＯＢ−ＩＣの基
板電位はそのＢＢＧによる固定の発生電圧で決定されて
いた。
と記す）Ｋは、自己基板電位発生回路（以下ＢＢＧ（Ｂ
ａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ ）と記す）ｔ
−有するものが多く、ＢＢＧを有するＭＯＢ−ＩＣの基
板電位はそのＢＢＧによる固定の発生電圧で決定されて
いた。
第２図は従来の自己基板電位発生回路の一例の回路図で
ある。
ある。
この回路は、インバータ１１を直列接続してその出力の
一部を入力とする発振回路１０と整流回路２０とから成
）１発振回路１０の出力を整流回路２０で整流して基板
電極３０に基板電位Ｖｓｕｂを発生させている。
一部を入力とする発振回路１０と整流回路２０とから成
）１発振回路１０の出力を整流回路２０で整流して基板
電極３０に基板電位Ｖｓｕｂを発生させている。
一般に、ＭＯＢ−ＩＣ（７）特性はＭＱ８−ＩＣを構成
する個々のＭＯＢ ）ランジスタのしきい値電圧によシ
決定される。ＭＯＢ ）ランジスタのしきい値ｖＴＨ
は種々の要因によシ決定され、 ＶＴＲ；Ａ−Ｌ （Ｖｓｕｂ ＋ Ｂ ）Ｌ’ ＋ Ｃ
電位差） で表わすことができる。従来のＢＢＧを有するＭＯＢ−
ＩＣの場合には、基板電圧ＶｓｕｂはそのＢＢＧによシ
固定の出力電圧によシ、一意的に決定されている。一方
、ＭＯＢ−ＩＣの高速・高集積化が進むに伴ない。ＭＯ
Ｂ −ＩＣを構成する各々のＭＯＢ ）ランジスタのチ
ャンネル長りは短＜ナシ、製造工程でのチャンネル長の
ばらつきΔＬによる影響か大きくなル、加えて半導体基
板の大口径化によシ、その他のばらつきも拡大され、チ
ャンネル長はらつきによるしきい値ＶＴＨの変動による
製製造工程における歩留低下が無視することかできなく
なってきている。
する個々のＭＯＢ ）ランジスタのしきい値電圧によシ
決定される。ＭＯＢ ）ランジスタのしきい値ｖＴＨ
は種々の要因によシ決定され、 ＶＴＲ；Ａ−Ｌ （Ｖｓｕｂ ＋ Ｂ ）Ｌ’ ＋ Ｃ
電位差） で表わすことができる。従来のＢＢＧを有するＭＯＢ−
ＩＣの場合には、基板電圧ＶｓｕｂはそのＢＢＧによシ
固定の出力電圧によシ、一意的に決定されている。一方
、ＭＯＢ−ＩＣの高速・高集積化が進むに伴ない。ＭＯ
Ｂ −ＩＣを構成する各々のＭＯＢ ）ランジスタのチ
ャンネル長りは短＜ナシ、製造工程でのチャンネル長の
ばらつきΔＬによる影響か大きくなル、加えて半導体基
板の大口径化によシ、その他のばらつきも拡大され、チ
ャンネル長はらつきによるしきい値ＶＴＨの変動による
製製造工程における歩留低下が無視することかできなく
なってきている。
本発明の目的は、Ｍ（Ｊ８ ）う／ジスタを用いる内部
回路と、自己基板電圧発生回路とを有する半導体集積回
路において、自己基板電位発生回路の発生電圧をＭＯＢ
）ランジスタのしきい値によシ制御することによシ基
板電位を変化させ、１ｌｄ（Ｊ８トランジスタのチャン
ネル長のｄらつきによるしきい値の変動を最小にした半
導体集積回路を提供することにある。
回路と、自己基板電圧発生回路とを有する半導体集積回
路において、自己基板電位発生回路の発生電圧をＭＯＢ
）ランジスタのしきい値によシ制御することによシ基
板電位を変化させ、１ｌｄ（Ｊ８トランジスタのチャン
ネル長のｄらつきによるしきい値の変動を最小にした半
導体集積回路を提供することにある。
本発明の半導体集積回路は、ある特定の周波数と振幅と
を有する信号を出力する発振回路と、該発振回路の出力
信号を整流して基板電圧を発生させ半導体基板に該基板
電圧を印加する整流回路と、前記発振回路の出力端と前
記整流回路の入力臨との間に接続されかつ内部回路内に
設けられた特定の第１のＭＵＳ ）ランジスタのソース
・ドレイン間抵抗の変動による電圧変動分を含むソース
電圧がゲートに印加される第２のＭＯＢ ）ランジスタ
とを含んで構成される。
を有する信号を出力する発振回路と、該発振回路の出力
信号を整流して基板電圧を発生させ半導体基板に該基板
電圧を印加する整流回路と、前記発振回路の出力端と前
記整流回路の入力臨との間に接続されかつ内部回路内に
設けられた特定の第１のＭＵＳ ）ランジスタのソース
・ドレイン間抵抗の変動による電圧変動分を含むソース
電圧がゲートに印加される第２のＭＯＢ ）ランジスタ
とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図でめる。
この実施例は、ある特定の周波数と振幅とを有する信号
を出力する発振回路ｌＯと、この発振回路の出力信号を
整流して基板電圧Ｖｓｕｂを発生させ、半導体基板にそ
の基板電圧を印加する整流回路２０と、発振回路１０の
出力端と整流回路２００Å力端との間に接続されかつ内
部回路内に設けられた特定の第１のＭＯＢ ）ランジス
タＴｒｉのソース・ドレイン間抵抗の変動による電圧変
動分を含むソース電圧Ｖｓがゲートに印加される第２の
ＭＯＢ）う／ジスタＴｒ２とを含んで構成されている。
を出力する発振回路ｌＯと、この発振回路の出力信号を
整流して基板電圧Ｖｓｕｂを発生させ、半導体基板にそ
の基板電圧を印加する整流回路２０と、発振回路１０の
出力端と整流回路２００Å力端との間に接続されかつ内
部回路内に設けられた特定の第１のＭＯＢ ）ランジス
タＴｒｉのソース・ドレイン間抵抗の変動による電圧変
動分を含むソース電圧Ｖｓがゲートに印加される第２の
ＭＯＢ）う／ジスタＴｒ２とを含んで構成されている。
＃！１０Ｍ０８）ランジスタＴｒｉは、内部回路を構成
しているＭＯＢ ）ランジスタのウチノ一つであっても
良いし、内部回路構成素子とは別に新しく設けたもので
あっても良い。この実施例では、新しく設けたものとし
て説明する。第２のＭＵＳトランジスタＴｒ２ｔ！、第
１のＭＯＢ トランジスタＴｒｉの出力電圧でめるソー
ス電圧ｖ８の制御によシ発振回路ｌＯの出力信号の振幅
を増加または減少させ、基板電圧Ｖｓｕｂを制御する。
しているＭＯＢ ）ランジスタのウチノ一つであっても
良いし、内部回路構成素子とは別に新しく設けたもので
あっても良い。この実施例では、新しく設けたものとし
て説明する。第２のＭＵＳトランジスタＴｒ２ｔ！、第
１のＭＯＢ トランジスタＴｒｉの出力電圧でめるソー
ス電圧ｖ８の制御によシ発振回路ｌＯの出力信号の振幅
を増加または減少させ、基板電圧Ｖｓｕｂを制御する。
ＭＯＳトランジスタＴｒｉのソース電圧Ｖｓは、自己の
しきい値ＶＴＨと抵抗Ｒ１，Ｒ，２，Ｒ３，几４の値で
決定される。抵抗几１．ｆＬ２．Ｒ３，Ｒ，４を適轟に
選択することによシ、シきい値ＶＴＲで制御されるＭＯ
Ｂ ）ランジスタＴｒｉの出力電圧により、ＭＯＳトラ
ンジスタＴｒ２を駆動し、発振回路１０のソース電圧ｖ
８を制御することができ、整流回路２０を通してしきい
値ＶＴＨによって制御された基板電位Ｖｓを得ることが
できる。
しきい値ＶＴＨと抵抗Ｒ１，Ｒ，２，Ｒ３，几４の値で
決定される。抵抗几１．ｆＬ２．Ｒ３，Ｒ，４を適轟に
選択することによシ、シきい値ＶＴＲで制御されるＭＯ
Ｂ ）ランジスタＴｒｉの出力電圧により、ＭＯＳトラ
ンジスタＴｒ２を駆動し、発振回路１０のソース電圧ｖ
８を制御することができ、整流回路２０を通してしきい
値ＶＴＨによって制御された基板電位Ｖｓを得ることが
できる。
例えば、ＭＯＢ ）ランジスタＴｒｉのしきい値ＶＴＲ
が低下すると、ＭＯＢ ）ランジスタＴｒｉのソース・
ドレイン間の抵抗が減？）、Ｔｒｌのソース電圧Ｖｓｔ
ｉ上昇する。すると、ＭＯＳトランジスタＴｒ２のゲー
ト電圧が上がｈ、ＭＯＢ ）ランジスタＴｒ２のソース
・ドレイン間の抵抗が下がシ、整流回路２０への入力の
振幅が増大し、基板電位Ｖｓｕｂか深く（ソース領域と
の電位差が大きく）なシ、シきい値ＶＴＲが上昇する。
が低下すると、ＭＯＢ ）ランジスタＴｒｉのソース・
ドレイン間の抵抗が減？）、Ｔｒｌのソース電圧Ｖｓｔ
ｉ上昇する。すると、ＭＯＳトランジスタＴｒ２のゲー
ト電圧が上がｈ、ＭＯＢ ）ランジスタＴｒ２のソース
・ドレイン間の抵抗が下がシ、整流回路２０への入力の
振幅が増大し、基板電位Ｖｓｕｂか深く（ソース領域と
の電位差が大きく）なシ、シきい値ＶＴＲが上昇する。
ＭＯＳトランジスタＴｒｉのしきい値ＶＴＲが上昇する
と、上記の逆が生じ、しきい値ｖＴＨが低下する。
と、上記の逆が生じ、しきい値ｖＴＨが低下する。
以上の様に、第１図の回路で回路定数を適当に設定すれ
ば、しきい値ＶＴＲと基板電位Ｖｌｕｂカ平衡状態とな
るしきい値ＶＴＲを設計中心とすることができ、製造ば
らつきの影響から逃れることができ、歩留の低下を防ぐ
ことができる。
ば、しきい値ＶＴＲと基板電位Ｖｌｕｂカ平衡状態とな
るしきい値ＶＴＲを設計中心とすることができ、製造ば
らつきの影響から逃れることができ、歩留の低下を防ぐ
ことができる。
以上説明したように、本発明は、ＭＯＳ−ＩＣにその出
力電圧がしきい値ＶＴＲによシ制御される基板電位発生
回路を設けたのでＭＯＳ−ＩＣを構成する個々のＭＯＳ
）ランジスタのしきい値ＶＴＲを所望の範囲に安定化
し、製造ばらつきによる歩留低下を防ぐことができると
いう効果を有する。
力電圧がしきい値ＶＴＲによシ制御される基板電位発生
回路を設けたのでＭＯＳ−ＩＣを構成する個々のＭＯＳ
）ランジスタのしきい値ＶＴＲを所望の範囲に安定化
し、製造ばらつきによる歩留低下を防ぐことができると
いう効果を有する。
第１図は本発明の一実施例の回路図、第２図は従来の自
己基板電位発生回路の一例の回路図である０ １０・・・・・・発振回路、１１・・・・・・インバー
タ、２０・・・・・・整流回路、３０・・・・・・基板
電極、Ｒ１，几２゜几３．几４・・・・・・抵抗、Ｔｒ
ｉ、Ｔｒ２・・・・・・ＭＯＳ）ランジスタ。 （゛・−
己基板電位発生回路の一例の回路図である０ １０・・・・・・発振回路、１１・・・・・・インバー
タ、２０・・・・・・整流回路、３０・・・・・・基板
電極、Ｒ１，几２゜几３．几４・・・・・・抵抗、Ｔｒ
ｉ、Ｔｒ２・・・・・・ＭＯＳ）ランジスタ。 （゛・−
Claims (1)
- 【特許請求の範囲】 ある特定の周波数と振幅とを有する信号を出力する発振
回路と、この発振回路の出力信号を整流して基板電圧を
発生させ半導体基板にその 基板電圧を印加する整流回路と、発振回路の出力端と整
流回路の入力端との間に接続されかつ内部回路内に設け
られた特定の第１のＭＯＳトランジスタのソース・ドレ
イン間抵抗の変動による電圧変動分を含むソース電圧が
ゲートに印加される第２のＭＯＳトランジスタとを含む
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115709A JPS61274351A (ja) | 1985-05-29 | 1985-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115709A JPS61274351A (ja) | 1985-05-29 | 1985-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274351A true JPS61274351A (ja) | 1986-12-04 |
Family
ID=14669256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115709A Pending JPS61274351A (ja) | 1985-05-29 | 1985-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274351A (ja) |
-
1985
- 1985-05-29 JP JP60115709A patent/JPS61274351A/ja active Pending
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