JPH07202570A - 発振用集積回路および発振回路 - Google Patents
発振用集積回路および発振回路Info
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- JPH07202570A JPH07202570A JP33659593A JP33659593A JPH07202570A JP H07202570 A JPH07202570 A JP H07202570A JP 33659593 A JP33659593 A JP 33659593A JP 33659593 A JP33659593 A JP 33659593A JP H07202570 A JPH07202570 A JP H07202570A
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Abstract
(57)【要約】
【目的】 高精度のデューティ調整を可能とする発振用
集積回路および発振回路を提供することと、大幅なデュ
ーティ調整をも可能とすることにある。 【構成】 ＭＯＳトランジスタ１ｎ、１ｐを用いて反転
回路１を構成し、この反転回路１の入出力間に水晶振動
子２を外付けされ発振回路を構成し、この反転回路１の
発振出力は発振出力用バッファを構成するＣＭＯＳイン
バータ３に出力され、ここで、波形整形され、後段階路
に送られる。ＭＯＳトランジスタ１ｐのゲート電圧を所
望の一定の電圧に保持して上記反転回路１の反転電位を
設定する設定端子Ｓ１を設けてある。この設定端子Ｓ１
の電位調整により、反転回路１の反転電位は調整され、
これに応じてＣＭＯＳインバータ３の出力のデューティ
が所望の値に高精度に設定されるのである。また、反転
回路１の入力端子からの出力を受ける発振出力用バッフ
ァを設けた場合、より大幅なデューティ調整が可能とな
る。
集積回路および発振回路を提供することと、大幅なデュ
ーティ調整をも可能とすることにある。 【構成】 ＭＯＳトランジスタ１ｎ、１ｐを用いて反転
回路１を構成し、この反転回路１の入出力間に水晶振動
子２を外付けされ発振回路を構成し、この反転回路１の
発振出力は発振出力用バッファを構成するＣＭＯＳイン
バータ３に出力され、ここで、波形整形され、後段階路
に送られる。ＭＯＳトランジスタ１ｐのゲート電圧を所
望の一定の電圧に保持して上記反転回路１の反転電位を
設定する設定端子Ｓ１を設けてある。この設定端子Ｓ１
の電位調整により、反転回路１の反転電位は調整され、
これに応じてＣＭＯＳインバータ３の出力のデューティ
が所望の値に高精度に設定されるのである。また、反転
回路１の入力端子からの出力を受ける発振出力用バッフ
ァを設けた場合、より大幅なデューティ調整が可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は発振用集積回路および発
振回路に関するものである。
振回路に関するものである。
【０００２】
【従来の技術】従来より、ＣＭＯＳインバータの入出力
間に水晶振動子等の圧電振動子を接続して用いられる発
振用集積回路および発振回路において、後段に送る出力
のデューティを所望の値に設定するものがある。例え
ば、特開平１−２１２１０７号公報に開示されるものが
あり、これは図８のＡに示すように、水晶振動子ｑｚ及
び帰還抵抗ｒ０を接続された発振用のインバータｉｎｖ
１と、インバータｉｎｖ１の発振出力を受けるインバー
タよりなる発振出力用バッファｉｎｖ２と、インバータ
ｉｎｖ１の入力端子ｉｎを電源ＶＤＤ（ＶＤＤは、５
ｖ）に接続する抵抗ｒ１とよりなる。インバータｉｎｖ
１および発振出力用バッファｉｎｖ２の反転電位は、等
しくＶt0（＝ＶＤＤ／２＝２．５ｖ）に設定してあり、
抵抗ｒ１を介してインバータｉｎｖ１の入力端子ｉｎを
電源ＶＤＤに接続しない場合、図８のＢの入力電圧−出
力電圧特性図に示すように、インバータｉｎｖ１からの
発振出力ｆ0 を受ける発振出力用バッフアｉｎｖ２から
の発振出力ｆ1 のデューティは５０％となる。インバー
タｉｎｖ１の入力端子を抵抗ｒ１を介してＶＤＤに接続
した場合、入力端子ｉｎがＶＤＤ側に引かれ、逆に出力
端子ｏｕｔの出力が図８のＣの入力電圧−出力電圧特性
図に示すように電源ＶＳＳ（ＶＳＳは、０ｖ）側に引か
れ、反転電位Ｖt1を中心とした発振出力ｆ2 を発生す
る。この発振出力ｆ2を受けた発振出力用バッファｉｎ
ｖ２からは発振出力ｆ1 より大きなデューティの発振出
力ｆ3 が発生する。このように、インバータｉｎｖ１の
入力端子ｉｎと電源ＶＤＤを接続する抵抗ｒ１の値によ
りデューティを設定するものである。
間に水晶振動子等の圧電振動子を接続して用いられる発
振用集積回路および発振回路において、後段に送る出力
のデューティを所望の値に設定するものがある。例え
ば、特開平１−２１２１０７号公報に開示されるものが
あり、これは図８のＡに示すように、水晶振動子ｑｚ及
び帰還抵抗ｒ０を接続された発振用のインバータｉｎｖ
１と、インバータｉｎｖ１の発振出力を受けるインバー
タよりなる発振出力用バッファｉｎｖ２と、インバータ
ｉｎｖ１の入力端子ｉｎを電源ＶＤＤ（ＶＤＤは、５
ｖ）に接続する抵抗ｒ１とよりなる。インバータｉｎｖ
１および発振出力用バッファｉｎｖ２の反転電位は、等
しくＶt0（＝ＶＤＤ／２＝２．５ｖ）に設定してあり、
抵抗ｒ１を介してインバータｉｎｖ１の入力端子ｉｎを
電源ＶＤＤに接続しない場合、図８のＢの入力電圧−出
力電圧特性図に示すように、インバータｉｎｖ１からの
発振出力ｆ0 を受ける発振出力用バッフアｉｎｖ２から
の発振出力ｆ1 のデューティは５０％となる。インバー
タｉｎｖ１の入力端子を抵抗ｒ１を介してＶＤＤに接続
した場合、入力端子ｉｎがＶＤＤ側に引かれ、逆に出力
端子ｏｕｔの出力が図８のＣの入力電圧−出力電圧特性
図に示すように電源ＶＳＳ（ＶＳＳは、０ｖ）側に引か
れ、反転電位Ｖt1を中心とした発振出力ｆ2 を発生す
る。この発振出力ｆ2を受けた発振出力用バッファｉｎ
ｖ２からは発振出力ｆ1 より大きなデューティの発振出
力ｆ3 が発生する。このように、インバータｉｎｖ１の
入力端子ｉｎと電源ＶＤＤを接続する抵抗ｒ１の値によ
りデューティを設定するものである。
【０００３】
【発明が解決しようとする課題】しかしながらこのよう
なものでは、抵抗ｒ１の大きさによりデューティを設定
しているので機械的な調整となり、微調整が困難であっ
た。
なものでは、抵抗ｒ１の大きさによりデューティを設定
しているので機械的な調整となり、微調整が困難であっ
た。
【０００４】また、反対にデューティを大きく変化させ
ようとしても、発振用インバータの出力端子からの発振
出力は方形波に近いため、上述したように抵抗を変化さ
せて発振用インバータの出力の反転電位を変更しても発
振出力用バッファｉｎｖ２の出力のデューティ変化は小
さく、大幅なデューティ調整は望めなかった。
ようとしても、発振用インバータの出力端子からの発振
出力は方形波に近いため、上述したように抵抗を変化さ
せて発振用インバータの出力の反転電位を変更しても発
振出力用バッファｉｎｖ２の出力のデューティ変化は小
さく、大幅なデューティ調整は望めなかった。
【０００５】そこで、本発明の第一の目的は高精度のデ
ューティ調整を可能とする発振用集積回路および発振回
路を提供することにあり、第二の目的は大幅なデューテ
ィ調整をも可能とすることにある。
ューティ調整を可能とする発振用集積回路および発振回
路を提供することにあり、第二の目的は大幅なデューテ
ィ調整をも可能とすることにある。
【０００６】
【課題を解決するための手段】２つのＭＯＳトランジス
タを電源間に直列に接続してなる反転回路を有し、この
反転回路の入出力間に圧電振動子を外付けして用いられ
る発振用集積回路において、上記ＭＯＳトランジスタの
いずれか一方のゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
タを電源間に直列に接続してなる反転回路を有し、この
反転回路の入出力間に圧電振動子を外付けして用いられ
る発振用集積回路において、上記ＭＯＳトランジスタの
いずれか一方のゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
【０００７】また、２つのＭＯＳトランジスタを電源間
に直列に接続してなる反転回路を有し、この反転回路の
入出力間に圧電振動子を外付けして用いられる発振用集
積回路において、上記ＭＯＳトランジスタに直列に接続
された制御用ＭＯＳトランジスタと、この制御用ＭＯＳ
トランジスタのゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
に直列に接続してなる反転回路を有し、この反転回路の
入出力間に圧電振動子を外付けして用いられる発振用集
積回路において、上記ＭＯＳトランジスタに直列に接続
された制御用ＭＯＳトランジスタと、この制御用ＭＯＳ
トランジスタのゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
【０００８】また、２つのＭＯＳトランジスタを電源間
に直列に接続してなる反転回路と、この反転回路の入出
力間に接続された圧電振動子と、上記反転回路に並列に
接続された帰還抵抗と、上記反転回路の入力端子および
出力端子のそれぞれに接続される負荷容量とからなる発
振回路において、上記ＭＯＳトランジスタのいずれか一
方のゲート電圧を所望の一定の電圧に保持し上記反転回
路の反転電位を設定する設定端子を設ける。
に直列に接続してなる反転回路と、この反転回路の入出
力間に接続された圧電振動子と、上記反転回路に並列に
接続された帰還抵抗と、上記反転回路の入力端子および
出力端子のそれぞれに接続される負荷容量とからなる発
振回路において、上記ＭＯＳトランジスタのいずれか一
方のゲート電圧を所望の一定の電圧に保持し上記反転回
路の反転電位を設定する設定端子を設ける。
【０００９】また、２つのＭＯＳトランジスタを電源間
に直列に接続してなる反転回路と、この反転回路の入出
力間に接続された圧電振動子と、上記反転回路に並列に
接続された帰還抵抗と、上記反転回路の入力端子および
出力端子のそれぞれに接続される負荷容量とからなる発
振回路において、上記ＭＯＳトランジスタに直列に接続
された制御用ＭＯＳトランジスタと、この制御用ＭＯＳ
トランジスタのゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
に直列に接続してなる反転回路と、この反転回路の入出
力間に接続された圧電振動子と、上記反転回路に並列に
接続された帰還抵抗と、上記反転回路の入力端子および
出力端子のそれぞれに接続される負荷容量とからなる発
振回路において、上記ＭＯＳトランジスタに直列に接続
された制御用ＭＯＳトランジスタと、この制御用ＭＯＳ
トランジスタのゲート電圧を所望の一定の電圧に保持し
上記反転回路の反転電位を設定する設定端子を設ける。
【００１０】以上の発振用集積回路および発振回路によ
り上記第一の目的を達成し、以上の発振用集積回路およ
び発振回路において、上記反転回路の入力端子からの出
力を受ける発振出力用バッファを設けることにより、上
記第二の目的を達成する。
り上記第一の目的を達成し、以上の発振用集積回路およ
び発振回路において、上記反転回路の入力端子からの出
力を受ける発振出力用バッファを設けることにより、上
記第二の目的を達成する。
【００１１】
【実施例】次に本発明の一実施例を説明する。図１は本
例の構成を示す電気回路図であり、１は反転回路であ
り、互いのドレインを接続したＮチャネル型のＭＯＳト
ランジスタ１ｎと、Ｐチャネル型のＭＯＳトランジスタ
１ｐとからなる。ＭＯＳトランジスタ１ｎ、１ｐのソー
スはそれぞれ電源ＶＳＳ（０ｖ）、電源ＶＤＤ（５ｖ）
に接続されており、ＭＯＳトランジスタ１ｎのゲートは
反転回路１の入力端子ＩＮ１をなし、ＭＯＳトランジス
タ１ｎ、１ｐのドレインは反転回路１の出力端子ＯＵＴ
１をなす。また、ＭＯＳトランジスタ１Ｐのゲートは反
転回路１の反転電位を設定する設定端子Ｓ１に接続され
ている。Ｒ１は帰還抵抗であり、反転回路１の入力端子
ＩＮ１と出力端子ＯＵＴ１の間に接続されている。Ｃ１
は負荷容量であり、入力端子ＩＮ１、出力端子ＯＵＴ１
に接続されている。２は圧電振動子としての水晶振動子
である。３は発振出力用バッファを構成するＣＭＯＳイ
ンバータであり、反転回路１からの発振出力を受け後段
回路（図示せず。）にその発振出力を送る。ＣＭＯＳイ
ンバータ３の反転電位は２．５ｖに設定されていること
とする。
例の構成を示す電気回路図であり、１は反転回路であ
り、互いのドレインを接続したＮチャネル型のＭＯＳト
ランジスタ１ｎと、Ｐチャネル型のＭＯＳトランジスタ
１ｐとからなる。ＭＯＳトランジスタ１ｎ、１ｐのソー
スはそれぞれ電源ＶＳＳ（０ｖ）、電源ＶＤＤ（５ｖ）
に接続されており、ＭＯＳトランジスタ１ｎのゲートは
反転回路１の入力端子ＩＮ１をなし、ＭＯＳトランジス
タ１ｎ、１ｐのドレインは反転回路１の出力端子ＯＵＴ
１をなす。また、ＭＯＳトランジスタ１Ｐのゲートは反
転回路１の反転電位を設定する設定端子Ｓ１に接続され
ている。Ｒ１は帰還抵抗であり、反転回路１の入力端子
ＩＮ１と出力端子ＯＵＴ１の間に接続されている。Ｃ１
は負荷容量であり、入力端子ＩＮ１、出力端子ＯＵＴ１
に接続されている。２は圧電振動子としての水晶振動子
である。３は発振出力用バッファを構成するＣＭＯＳイ
ンバータであり、反転回路１からの発振出力を受け後段
回路（図示せず。）にその発振出力を送る。ＣＭＯＳイ
ンバータ３の反転電位は２．５ｖに設定されていること
とする。
【００１２】以上の構成は水晶振動子２を除き共通の基
板上に集積化することとするが、これに限らず、負荷容
量Ｃ１、帰還抵抗Ｒ１を外付けするようにしてもよく様
々に変更可能である。
板上に集積化することとするが、これに限らず、負荷容
量Ｃ１、帰還抵抗Ｒ１を外付けするようにしてもよく様
々に変更可能である。
【００１３】次に本例の動作について説明する。まず、
設定端子Ｓ１をある電位に保持すると、Ｐチャネル型の
ＭＯＳトランジスタ１ｐがオンとなり、反転回路１の出
力端子ＯＵＴ１はある電位に保持される。ここで、図２
のＰチャネル型のＭＯＳトランジスタ１ｐのドレイン・
ソース電圧ＶDS−ドレインソース電流ＩDS特性図にしめ
すように、ゲート・ソース電圧ＶGSが例えば、−１ｖ、
−２ｖ、−３ｖ、−４ｖであれば、それぞれａ〜ｂに示
すようなドレイン・ソース電圧ＶDS−ドレインソース電
流ＩDS特性を示す。すなわち、ＭＯＳトランジスタ１ｐ
のゲートに印加される電圧が、例えば、−１ｖ〜−４ｖ
と低くなるに従いＭＯＳトランジスタ１ｐのオン抵抗が
低くなり、すなわち、ＭＯＳトランジスタ１ｐは強くオ
ンとなり、反転回路１の出力端子０ＵＴ１が電源ＶＤＤ
（５．０ｖ）に引かれる。このように、設定端子Ｓ１を
ある電位に保持することで、反転回路１の反転電位が決
定される。ここで、設定端子Ｓ１をある電位に保持し、
反転回路１の反転電位をＶ0 （２ｖ）に設定すると、反
転回路１からは図３のＯＵＴ１の区間ｔ0 〜ｔ1 に示す
ような発振出力を発生する。この反転回路１の発振出力
はＣＭＯＳインバータ３に出力されており、ＣＭＯＳイ
ンバータ３はこれを反転した発振出力を出力する。この
とき、ＣＭＯＳインバータ３の反転電位Ｖt3が２．５ｖ
程度とすると、このＣＭＯＳインバータ３の発振出力は
図３のＯＵＴ３の区間ｔ0 〜ｔ1 に示すような６０％の
デューティとなる。
設定端子Ｓ１をある電位に保持すると、Ｐチャネル型の
ＭＯＳトランジスタ１ｐがオンとなり、反転回路１の出
力端子ＯＵＴ１はある電位に保持される。ここで、図２
のＰチャネル型のＭＯＳトランジスタ１ｐのドレイン・
ソース電圧ＶDS−ドレインソース電流ＩDS特性図にしめ
すように、ゲート・ソース電圧ＶGSが例えば、−１ｖ、
−２ｖ、−３ｖ、−４ｖであれば、それぞれａ〜ｂに示
すようなドレイン・ソース電圧ＶDS−ドレインソース電
流ＩDS特性を示す。すなわち、ＭＯＳトランジスタ１ｐ
のゲートに印加される電圧が、例えば、−１ｖ〜−４ｖ
と低くなるに従いＭＯＳトランジスタ１ｐのオン抵抗が
低くなり、すなわち、ＭＯＳトランジスタ１ｐは強くオ
ンとなり、反転回路１の出力端子０ＵＴ１が電源ＶＤＤ
（５．０ｖ）に引かれる。このように、設定端子Ｓ１を
ある電位に保持することで、反転回路１の反転電位が決
定される。ここで、設定端子Ｓ１をある電位に保持し、
反転回路１の反転電位をＶ0 （２ｖ）に設定すると、反
転回路１からは図３のＯＵＴ１の区間ｔ0 〜ｔ1 に示す
ような発振出力を発生する。この反転回路１の発振出力
はＣＭＯＳインバータ３に出力されており、ＣＭＯＳイ
ンバータ３はこれを反転した発振出力を出力する。この
とき、ＣＭＯＳインバータ３の反転電位Ｖt3が２．５ｖ
程度とすると、このＣＭＯＳインバータ３の発振出力は
図３のＯＵＴ３の区間ｔ0 〜ｔ1 に示すような６０％の
デューティとなる。
【００１４】次に、タイミングｔ1 において、設定端子
Ｓ１の電位を上げると、ＭＯＳトランジスタ１ｐのオン
抵抗が高くなり、反転回路１の反転電位が電源ＶＳＳの
側に引かれる。このようにして、反転回路１の反転電位
をＶt11 （１．５ｖ）に設定すると、図３のＯＵＴ１の
区間ｔ1 〜に示すような発振出力を発生する。これによ
り、ＣＭＯＳインバータ３の発振出力のデューティは図
３のＯＵＴ３の区間ｔ1 〜に示すように７０％に変更さ
れる。
Ｓ１の電位を上げると、ＭＯＳトランジスタ１ｐのオン
抵抗が高くなり、反転回路１の反転電位が電源ＶＳＳの
側に引かれる。このようにして、反転回路１の反転電位
をＶt11 （１．５ｖ）に設定すると、図３のＯＵＴ１の
区間ｔ1 〜に示すような発振出力を発生する。これによ
り、ＣＭＯＳインバータ３の発振出力のデューティは図
３のＯＵＴ３の区間ｔ1 〜に示すように７０％に変更さ
れる。
【００１５】以上のように本例は設定端子Ｓ１の電位に
応じて、反転回路１の反転電位が決まり、反転回路１の
発振出力を受ける発振出力用バッファとしてのＣＭＯＳ
インバータ３からの発振出力のデューティが決まる。す
なわち、設定端子Ｓ１の電位の調整によりデューティの
微調整ができるので、従来のものと比べ精度の高いデュ
ーティ調整を簡単に行なうことが可能となる。
応じて、反転回路１の反転電位が決まり、反転回路１の
発振出力を受ける発振出力用バッファとしてのＣＭＯＳ
インバータ３からの発振出力のデューティが決まる。す
なわち、設定端子Ｓ１の電位の調整によりデューティの
微調整ができるので、従来のものと比べ精度の高いデュ
ーティ調整を簡単に行なうことが可能となる。
【００１６】また、上記一実施例において、Ｎチャネル
型のＭＯＳトランジスタ１ｎとＰチャネル型のＭＯＳト
ランジスタ１ｐにて反転回路１を構成したが、これに限
らず様々に変更することができる。例えば、図４のａに
示すように、二つのＮチャネル型のＭＯＳトランジスタ
４ｎ１、４ｎ２とよりなる反転回路４を用いることとし
てもよい。ここで、ＭＯＳトランジスタ４ｎ１のソース
とＭＯＳトラランジスタ４ｎ２のドレインを接続し、こ
の接続点を反転回路４の出力端子ＯＵＴ４とし、ＭＯＳ
トランジスタ４ｎ２のゲートを入力端子ＩＮ４とし、Ｍ
ＯＳトランジスタ４ｎ１のドレインを電源ＶＤＤに接続
し、ＭＯＳトランジスタ４ｎ２のソースを電源ＶＳＳに
接続してあり、ＭＯＳトランジスタ４ｎ１のゲートを設
定端子Ｓ１に接続する。この場合、設定端子Ｓ１の電位
を上げることにより、次第に反転回路４の反転電位は高
くなるように動作し、上記一実施例と同様の作用効果を
得る。また、図４のｂに示すように二つのＰチャネル型
のＭＯＳトランジスタ５ｐ１、５ｐ２により、反転回路
５を構成し、ソースを電源ＶＤＤに接続されたＭＯＳト
ランジスタ５ｐ１のゲートを反転回路５の入力端子ＩＮ
５として用い、ドレインを出力端子ＯＵＴ５として用
い、ソースを電源ＶＳＳに接続されたＭＯＳトランジス
タ５ｐ２のゲートに設定端子Ｓ１を接続して用いてもよ
いし、図４のｃに示すように、Ｎチャネル型のＭＯＳト
ランジスタ６ｎ、Ｐチャネル型のＭＯＳトランジスタ６
ｐの互いのドレインを接続して反転回路６を構成し、ソ
ースを電源ＶＤＤに接続されたＭＯＳトランジスタ６ｐ
のゲートを反転回路６の入力端子ＩＮ６として用い、そ
のドレインを出力端子ＯＵＴ６として用い、ソースを電
源ＶＳＳに接続されたＭＯＳトランジスタ６ｎのゲート
に設定端子Ｓ１を接続して用いてもよい、これらの場合
でも設定端子ｓ１を所定の電位に保持することにより所
望のデューティを得ることができる。
型のＭＯＳトランジスタ１ｎとＰチャネル型のＭＯＳト
ランジスタ１ｐにて反転回路１を構成したが、これに限
らず様々に変更することができる。例えば、図４のａに
示すように、二つのＮチャネル型のＭＯＳトランジスタ
４ｎ１、４ｎ２とよりなる反転回路４を用いることとし
てもよい。ここで、ＭＯＳトランジスタ４ｎ１のソース
とＭＯＳトラランジスタ４ｎ２のドレインを接続し、こ
の接続点を反転回路４の出力端子ＯＵＴ４とし、ＭＯＳ
トランジスタ４ｎ２のゲートを入力端子ＩＮ４とし、Ｍ
ＯＳトランジスタ４ｎ１のドレインを電源ＶＤＤに接続
し、ＭＯＳトランジスタ４ｎ２のソースを電源ＶＳＳに
接続してあり、ＭＯＳトランジスタ４ｎ１のゲートを設
定端子Ｓ１に接続する。この場合、設定端子Ｓ１の電位
を上げることにより、次第に反転回路４の反転電位は高
くなるように動作し、上記一実施例と同様の作用効果を
得る。また、図４のｂに示すように二つのＰチャネル型
のＭＯＳトランジスタ５ｐ１、５ｐ２により、反転回路
５を構成し、ソースを電源ＶＤＤに接続されたＭＯＳト
ランジスタ５ｐ１のゲートを反転回路５の入力端子ＩＮ
５として用い、ドレインを出力端子ＯＵＴ５として用
い、ソースを電源ＶＳＳに接続されたＭＯＳトランジス
タ５ｐ２のゲートに設定端子Ｓ１を接続して用いてもよ
いし、図４のｃに示すように、Ｎチャネル型のＭＯＳト
ランジスタ６ｎ、Ｐチャネル型のＭＯＳトランジスタ６
ｐの互いのドレインを接続して反転回路６を構成し、ソ
ースを電源ＶＤＤに接続されたＭＯＳトランジスタ６ｐ
のゲートを反転回路６の入力端子ＩＮ６として用い、そ
のドレインを出力端子ＯＵＴ６として用い、ソースを電
源ＶＳＳに接続されたＭＯＳトランジスタ６ｎのゲート
に設定端子Ｓ１を接続して用いてもよい、これらの場合
でも設定端子ｓ１を所定の電位に保持することにより所
望のデューティを得ることができる。
【００１７】次に第二実施例について説明する。上記の
図１に示した例では、反転回路１を構成するＰチャネル
型のＭＯＳトランジスタ１ｐのゲートをある電位に保持
することにより反転電位を調整したが、ＣＭＯＳインバ
ータを構成するＭＯＳトランジスタに直列に制御用ＭＯ
Ｓトランジスタを接続し、この制御用ＭＯＳトランジス
タのゲート電圧を所望の一定の電圧に保持して反転回路
の反転電位を設定してもよい。例えば図５に示すような
ものが可能である。同図において図１と同一の番号は同
一の構成要素を示してある。ここでは、反転回路１に代
わり、反転回路７を設けてあり、この反転回路７はＰチ
ャネル型のＭＯＳトランジスタ７ｐ、Ｎチャネル型のＭ
ＯＳトランジスタ７ｎとにより構成してある。ＭＯＳト
ランジスタ８ｎ、８ｐは制御用のＭＯＳトランジスタで
あり、Ｐチャネル型のＭＯＳトランジスタ８ｐのゲート
およびＮチャネル型のＭＯＳトランジスタ８ｎのゲート
はともに設定端子Ｓ１に接続されている。ＭＯＳトラン
ジスタ８ｐのドレインはＭＯＳトランジスタ７ｐのソー
スに、ソースは電源ＶＤＤに接続されており、このＭＯ
Ｓトランジスタ８ｐを介してＭＯＳトランジスタ７ｐの
ソースが電源ＶＤＤに接続されることとなり、ＭＯＳト
ランジスタ８ｎのドレインはＭＯＳトランジスタ７ｎの
ソースに、ソースは電源ＶＳＳに接続されており、この
ＭＯＳトランジスタ８ｎを介してＭＯＳトランジスタ７
ｎのソースが電源ＶＳＳに接続されることとなる。これ
らＭＯＳトランジスタ７ｎ、７ｐ、８ｎ、８ｐは増幅能
力は等しい値に設定しておくこととする。
図１に示した例では、反転回路１を構成するＰチャネル
型のＭＯＳトランジスタ１ｐのゲートをある電位に保持
することにより反転電位を調整したが、ＣＭＯＳインバ
ータを構成するＭＯＳトランジスタに直列に制御用ＭＯ
Ｓトランジスタを接続し、この制御用ＭＯＳトランジス
タのゲート電圧を所望の一定の電圧に保持して反転回路
の反転電位を設定してもよい。例えば図５に示すような
ものが可能である。同図において図１と同一の番号は同
一の構成要素を示してある。ここでは、反転回路１に代
わり、反転回路７を設けてあり、この反転回路７はＰチ
ャネル型のＭＯＳトランジスタ７ｐ、Ｎチャネル型のＭ
ＯＳトランジスタ７ｎとにより構成してある。ＭＯＳト
ランジスタ８ｎ、８ｐは制御用のＭＯＳトランジスタで
あり、Ｐチャネル型のＭＯＳトランジスタ８ｐのゲート
およびＮチャネル型のＭＯＳトランジスタ８ｎのゲート
はともに設定端子Ｓ１に接続されている。ＭＯＳトラン
ジスタ８ｐのドレインはＭＯＳトランジスタ７ｐのソー
スに、ソースは電源ＶＤＤに接続されており、このＭＯ
Ｓトランジスタ８ｐを介してＭＯＳトランジスタ７ｐの
ソースが電源ＶＤＤに接続されることとなり、ＭＯＳト
ランジスタ８ｎのドレインはＭＯＳトランジスタ７ｎの
ソースに、ソースは電源ＶＳＳに接続されており、この
ＭＯＳトランジスタ８ｎを介してＭＯＳトランジスタ７
ｎのソースが電源ＶＳＳに接続されることとなる。これ
らＭＯＳトランジスタ７ｎ、７ｐ、８ｎ、８ｐは増幅能
力は等しい値に設定しておくこととする。
【００１８】以上のように構成される本例では、設定端
子Ｓ１を２．５ｖに保持すると、Ｐチャネル型のＭＯＳ
トランジスタ８ｐとＮチャネル型のＭＯＳトランジスタ
８ｎとがともにオンとなり、反転回路７の反転電位は
２．５ｖとなる。ここで、上述したように発振出力用バ
ッファとしてのＣＭＯＳインバータ３の反転電位は２．
５ｖに設定されているため、この反転回路７の出力を受
けるＣＭＯＳインバータ３の出力のデューティは５０％
となる。
子Ｓ１を２．５ｖに保持すると、Ｐチャネル型のＭＯＳ
トランジスタ８ｐとＮチャネル型のＭＯＳトランジスタ
８ｎとがともにオンとなり、反転回路７の反転電位は
２．５ｖとなる。ここで、上述したように発振出力用バ
ッファとしてのＣＭＯＳインバータ３の反転電位は２．
５ｖに設定されているため、この反転回路７の出力を受
けるＣＭＯＳインバータ３の出力のデューティは５０％
となる。
【００１９】次に、設定端子Ｓ１の電位を２．５ｖより
高く設定していくと、次第にＰチャネル型のＭＯＳトラ
ンジスタ８ｐがオフとなり、Ｎチャネル型のＭＯＳトラ
ンジスタ８ｎがオンとなって、反転回路７の反転電位は
電源ＶＳＳの側に引き下げられる。これにより、ＣＭＯ
Ｓインバータ３の出力のデューティは５０％より大きく
なる。また、設定端子Ｓ１の電位を２．５ｖより低く設
定していくと、次第にＰチャネル型のＭＯＳトランジス
タ８ｐがオンとなり、Ｎチャネル型のＭＯＳトランジス
タ８ｎがオフとなって、反転回路７の反転電位は電源Ｖ
ＤＤの側に引き上げられる。これにより、ＣＭＯＳイン
バータ３の出力のデューティは５０％より小さくなる。
高く設定していくと、次第にＰチャネル型のＭＯＳトラ
ンジスタ８ｐがオフとなり、Ｎチャネル型のＭＯＳトラ
ンジスタ８ｎがオンとなって、反転回路７の反転電位は
電源ＶＳＳの側に引き下げられる。これにより、ＣＭＯ
Ｓインバータ３の出力のデューティは５０％より大きく
なる。また、設定端子Ｓ１の電位を２．５ｖより低く設
定していくと、次第にＰチャネル型のＭＯＳトランジス
タ８ｐがオンとなり、Ｎチャネル型のＭＯＳトランジス
タ８ｎがオフとなって、反転回路７の反転電位は電源Ｖ
ＤＤの側に引き上げられる。これにより、ＣＭＯＳイン
バータ３の出力のデューティは５０％より小さくなる。
【００２０】また、ここで、反転回路７はＮチャネル型
のＭＯＳトランジスタ７ｎとＰチャネル型のＭＯＳトラ
ンジスタ７ｐとからなり、これらは共通のゲート入力に
より、相補的にオン、オフされるため、電源ＶＤＤから
ＶＳＳへ流れる貫通電流を抑え、図１に示した例に比べ
て消費電流を少くなくすることができる。
のＭＯＳトランジスタ７ｎとＰチャネル型のＭＯＳトラ
ンジスタ７ｐとからなり、これらは共通のゲート入力に
より、相補的にオン、オフされるため、電源ＶＤＤから
ＶＳＳへ流れる貫通電流を抑え、図１に示した例に比べ
て消費電流を少くなくすることができる。
【００２１】また、図５に示した例では、制御用のＭＯ
Ｓトランジスタとして、ＭＯＳトランジスタ８ｐ、８ｎ
を設けることとしたがこれに限らず、これらの内いずれ
か一方の制御用のＭＯＳトランジスタのみを設けること
としてもよい。
Ｓトランジスタとして、ＭＯＳトランジスタ８ｐ、８ｎ
を設けることとしたがこれに限らず、これらの内いずれ
か一方の制御用のＭＯＳトランジスタのみを設けること
としてもよい。
【００２２】次に本発明の第三実施例について説明す
る。図６は本例の構成を示す電気回路図であり、同図に
おいて図１と同一の番号は同一の構成要素を示してあ
る。上記各実施例では、圧電振動子としての水晶振動子
を接続される反転回路の出力端子の出力を受ける発振出
力用バッファとしてのＣＭＯＳインバータ３を設けてそ
の出力を後段回路に送るようにしたが、本例は反転回路
１の入力端子に発振出力用バッファを設けたものであ
る。上記一実施例に応用した場合を例に説明することと
すると、図６に示すように本例ではＣＭＯＳインバータ
３に代わり、反転回路１の入力端子ＩＮ１の出力を受け
る発振出力用バッファとしてのＣＭＯＳインバータ９を
設けてある。ここで、反転回路１の入力端子ＩＮ１の発
振出力を図７のＩＮ１の実線ｆinに、出力端子ＯＵＴ１
の発振出力を破線ｆout に示してある。入力端子ＩＮ１
に生じる出力ｆinは出力端子ＯＵＴ１に生じる出力ｆou
t に比べ、電位変化が緩やかに進む。このため、入力端
子ＩＮ１からの出力を受けるＣＭＯＳインバータ９の発
振出力のデューティは、反転回路１の反転電位の変更に
ともない大きく変更されることになる。例えば、設定端
子Ｓ１をある電位に保持して反転回路１の反転電位をＶ
t10 （２．０ｖ）に設定してあり、ＣＭＯＳインバータ
９の反転電位が予め２ｖに設定されているとすると、図
７のＯＵＴ９に示すように、ＣＭＯＳインバータ９の出
力のデューティは５０％となる。ここで、タイミングｔ
1 において設定端子Ｓ１の電位を調整して反転回路１の
反転電位をＶt11 （１．５ｖ）に変更すると、ＣＭＯＳ
インバータ９の出力のデューティは８０％となる。以上
のように、上記各実施例に示したのと同様に設定端子Ｓ
１を設定することにより、同様の作用効果を得るのみな
らず、反転電位を僅かに変化させることにより、大幅な
デューティ調整を行なうことができるという効果を得
る。本例は図１に示した例に限らず上記各実施例にも応
用することができる。
る。図６は本例の構成を示す電気回路図であり、同図に
おいて図１と同一の番号は同一の構成要素を示してあ
る。上記各実施例では、圧電振動子としての水晶振動子
を接続される反転回路の出力端子の出力を受ける発振出
力用バッファとしてのＣＭＯＳインバータ３を設けてそ
の出力を後段回路に送るようにしたが、本例は反転回路
１の入力端子に発振出力用バッファを設けたものであ
る。上記一実施例に応用した場合を例に説明することと
すると、図６に示すように本例ではＣＭＯＳインバータ
３に代わり、反転回路１の入力端子ＩＮ１の出力を受け
る発振出力用バッファとしてのＣＭＯＳインバータ９を
設けてある。ここで、反転回路１の入力端子ＩＮ１の発
振出力を図７のＩＮ１の実線ｆinに、出力端子ＯＵＴ１
の発振出力を破線ｆout に示してある。入力端子ＩＮ１
に生じる出力ｆinは出力端子ＯＵＴ１に生じる出力ｆou
t に比べ、電位変化が緩やかに進む。このため、入力端
子ＩＮ１からの出力を受けるＣＭＯＳインバータ９の発
振出力のデューティは、反転回路１の反転電位の変更に
ともない大きく変更されることになる。例えば、設定端
子Ｓ１をある電位に保持して反転回路１の反転電位をＶ
t10 （２．０ｖ）に設定してあり、ＣＭＯＳインバータ
９の反転電位が予め２ｖに設定されているとすると、図
７のＯＵＴ９に示すように、ＣＭＯＳインバータ９の出
力のデューティは５０％となる。ここで、タイミングｔ
1 において設定端子Ｓ１の電位を調整して反転回路１の
反転電位をＶt11 （１．５ｖ）に変更すると、ＣＭＯＳ
インバータ９の出力のデューティは８０％となる。以上
のように、上記各実施例に示したのと同様に設定端子Ｓ
１を設定することにより、同様の作用効果を得るのみな
らず、反転電位を僅かに変化させることにより、大幅な
デューティ調整を行なうことができるという効果を得
る。本例は図１に示した例に限らず上記各実施例にも応
用することができる。
【００２３】また、上記各実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3 系等のセラ
ミック振動子を用いてもよい。
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3 系等のセラ
ミック振動子を用いてもよい。
【００２４】
【発明の効果】本発明によれば、高精度のデューティ調
整を可能とする発振用集積回路および発振回路を提供で
き、さらに、大幅なデューティ調整も可能となる。
整を可能とする発振用集積回路および発振回路を提供で
き、さらに、大幅なデューティ調整も可能となる。
【図１】本発明の一実施例の構成を示す電気回路図。
【図２】図１の動作説明のための電気特性図。
【図３】図１の動作説明のための波形図。
【図４】図１の要部の具体例の構成を示す電気回路図。
【図５】本発明の第二実施例の構成を示す電気回路図。
【図６】本発明の第三実施例の構成を示す電気回路図。
【図７】図６の動作説明のための波形図。
【図８】従来の発振回路の説明のための説明図。
１ 反転回路 １ｎ ＭＯＳトランジスタ １ｐ ＭＯＳトランジスタ ２ 圧電振動子 Ｒ１ 帰還抵抗 Ｃ１ 負荷容量 Ｓ１ 設定端子 ４ 反転回路 ４ｎ ＭＯＳトランジスタ ４ｐ ＭＯＳトランジスタ ５ 反転回路 ５ｎ ＭＯＳトランジスタ ５ｐ ＭＯＳトランジスタ ６ 反転回路 ６ｎ ＭＯＳトランジスタ ６ｐ ＭＯＳトランジスタ ７ 反転回路 ７ｎ ＭＯＳトランジスタ ７ｐ ＭＯＳトランジスタ ８ｎ ＭＯＳトランジスタ（制御用ＭＯＳトランジス
タ） ８ｐ ＭＯＳトランジスタ（制御用ＭＯＳトランジス
タ） ９ ＣＭＯＳインバータ（発振出力用バッファ）
タ） ８ｐ ＭＯＳトランジスタ（制御用ＭＯＳトランジス
タ） ９ ＣＭＯＳインバータ（発振出力用バッファ）
Claims (8)
- 【請求項１】 ２つのＭＯＳトランジスタを電源間に直
列に接続してなる反転回路を有し、この反転回路の入出
力間に圧電振動子を外付けして用いられる発振用集積回
路において、 上記ＭＯＳトランジスタのいずれか一方のゲート電圧を
所望の一定の電圧に保持し上記反転回路の反転電位を設
定する設定端子を設けたことを特徴とする発振用集積回
路。 - 【請求項２】 上記反転回路の入力端子からの出力を受
ける発振出力用バッファを設けたことを特徴とする請求
項１記載の発振用集積回路。 - 【請求項３】 ２つのＭＯＳトランジスタを電源間に直
列に接続してなる反転回路を有し、この反転回路の入出
力間に圧電振動子を外付けして用いられる発振用集積回
路において、 上記ＭＯＳトランジスタに直列に接続された制御用ＭＯ
Ｓトランジスタと、この制御用ＭＯＳトランジスタのゲ
ート電圧を所望の一定の電圧に保持し上記反転回路の反
転電位を設定する設定端子を接続したことを特徴とする
発振用集積回路。 - 【請求項４】 上記反転回路の入力端子からの出力を受
ける発振出力用バッファを設けたことを特徴とする請求
項３記載の発振用集積回路。 - 【請求項５】 ２つのＭＯＳトランジスタを電源間に直
列に接続してなる反転回路と、この反転回路の入出力間
に接続された圧電振動子と、上記反転回路に並列に接続
された帰還抵抗と、上記反転回路の入力端子および出力
端子のそれぞれに接続される負荷容量とからなる発振回
路において、 上記ＭＯＳトランジスタのいずれか一方のゲート電圧を
所望の一定の電圧に保持し上記反転回路の反転電位を設
定する設定端子を設けたことを特徴とする発振回路。 - 【請求項６】 上記反転回路の入力端子からの出力を受
ける発振出力用バッファを設けたことを特徴とする請求
項５記載の発振回路。 - 【請求項７】 ２つのＭＯＳトランジスタを電源間に直
列に接続してなる反転回路と、この反転回路の入出力間
に接続された圧電振動子と、上記反転回路に並列に接続
された帰還抵抗と、上記反転回路の入力端子および出力
端子のそれぞれに接続される負荷容量とからなる発振回
路において、 上記ＭＯＳトランジスタに直列に接続された制御用ＭＯ
Ｓトランジスタと、この制御用ＭＯＳトランジスタのゲ
ート電圧を所望の一定の電圧に保持し上記反転回路の反
転電位を設定する設定端子を設けたことを特徴とする発
振回路。 - 【請求項８】 上記反転回路の入力端子からの出力を受
ける発振出力用バッファを設けたことを特徴とする請求
項７記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336595A JP2814054B2 (ja) | 1993-12-28 | 1993-12-28 | 発振用集積回路および発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336595A JP2814054B2 (ja) | 1993-12-28 | 1993-12-28 | 発振用集積回路および発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202570A true JPH07202570A (ja) | 1995-08-04 |
| JP2814054B2 JP2814054B2 (ja) | 1998-10-22 |
Family
ID=18300782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336595A Expired - Lifetime JP2814054B2 (ja) | 1993-12-28 | 1993-12-28 | 発振用集積回路および発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814054B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368540A (ja) * | 2001-06-08 | 2002-12-20 | Takehiko Adachi | 圧電発振器 |
| EP1638203A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled duty cycle |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233240U (ja) * | 1975-08-29 | 1977-03-09 | ||
| JPS61195104U (ja) * | 1985-05-20 | 1986-12-05 | ||
| JPS6342205A (ja) * | 1986-08-07 | 1988-02-23 | Nec Corp | 発振回路 |
| JPH0319407A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 発振回路 |
| JPH03278602A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | Ｃｍｏｓ水晶発振回路 |
| JPH0514054A (ja) * | 1991-07-02 | 1993-01-22 | Canon Inc | 信号発生装置 |
-
1993
- 1993-12-28 JP JP5336595A patent/JP2814054B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233240U (ja) * | 1975-08-29 | 1977-03-09 | ||
| JPS61195104U (ja) * | 1985-05-20 | 1986-12-05 | ||
| JPS6342205A (ja) * | 1986-08-07 | 1988-02-23 | Nec Corp | 発振回路 |
| JPH0319407A (ja) * | 1989-06-15 | 1991-01-28 | Matsushita Electric Ind Co Ltd | 発振回路 |
| JPH03278602A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | Ｃｍｏｓ水晶発振回路 |
| JPH0514054A (ja) * | 1991-07-02 | 1993-01-22 | Canon Inc | 信号発生装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368540A (ja) * | 2001-06-08 | 2002-12-20 | Takehiko Adachi | 圧電発振器 |
| EP1638203A1 (en) * | 2004-09-21 | 2006-03-22 | Dialog Semiconductor GmbH | Oscillator with controlled duty cycle |
| US7061338B2 (en) | 2004-09-21 | 2006-06-13 | Dialog Semiconductor Gmbh | Average controlled (AC) resonator driver |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814054B2 (ja) | 1998-10-22 |
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