JPS6127222Y2 - - Google Patents
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- Publication number
- JPS6127222Y2 JPS6127222Y2 JP1979047393U JP4739379U JPS6127222Y2 JP S6127222 Y2 JPS6127222 Y2 JP S6127222Y2 JP 1979047393 U JP1979047393 U JP 1979047393U JP 4739379 U JP4739379 U JP 4739379U JP S6127222 Y2 JPS6127222 Y2 JP S6127222Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- delay
- terminal
- delay line
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
Description
【考案の詳細な説明】
本考案は、遅延線より反射波を取り出すような
遅延回路に関する。
遅延回路に関する。
第１図において、１は、特性インピーダンスZ0
として抵抗R0を有し、遅延時間がτ０が遅延線
例えば同軸ケーブルを示す。遅延線１の両端から
端子２ａ，２ｂと端子３ａ，３ｂとが導出されて
いる。この端子２ａに抵抗R0を介して信号源ｅs
を接続すると共に、端子２ｂを接地し、端子３ａ
を開放すると共に、端子３ｂを接地すると、端子
２ａには、（１＋ｅ−ｊ〓２〓０／２）ｅsなる２倍の
遅延量 の信号が現れる。したがつて第２図に示すよう
に、互いに等しい大きさの抵抗で信号電圧を分割
することによつて（１／２ｅs）なる信号を形成し、端 子２ａに現れる信号からこの（１／２ｅs）を減算器４ で引けば、その出力端子５には、反射波成分
（ｅ−ｊ〓２〓０／２ｅs）のみを得ることができる。
として抵抗R0を有し、遅延時間がτ０が遅延線
例えば同軸ケーブルを示す。遅延線１の両端から
端子２ａ，２ｂと端子３ａ，３ｂとが導出されて
いる。この端子２ａに抵抗R0を介して信号源ｅs
を接続すると共に、端子２ｂを接地し、端子３ａ
を開放すると共に、端子３ｂを接地すると、端子
２ａには、（１＋ｅ−ｊ〓２〓０／２）ｅsなる２倍の
遅延量 の信号が現れる。したがつて第２図に示すよう
に、互いに等しい大きさの抵抗で信号電圧を分割
することによつて（１／２ｅs）なる信号を形成し、端 子２ａに現れる信号からこの（１／２ｅs）を減算器４ で引けば、その出力端子５には、反射波成分
（ｅ−ｊ〓２〓０／２ｅs）のみを得ることができる。
単なる透過形と異なり、第２図に示す反射形の
構成とすることにより、２倍の遅延量（２τ０）
を得ることができる。かかる第２図の構成を実現
する回路構成を第３図に示す。信号の入力端子６
がエミツタホロワ形に構成されたトランジスタ７
のベースに接続され、このトランジスタ７のエミ
ツタが抵抗R0を介して遅延線１の端子２ａと接
続されると共に、抵抗器８を介して接地される。
遅延線１の端子２ａがコンデンサ９を介して差動
増幅器１０の一方のトランジスタ１１ａのベース
に接続される。このトランジスタ１１ａのベース
に加わる信号は、（１＋ｅ−ｊ〓２〓０／２）ｅsとな
る。ま た、トランジスタ７のエミツタ抵抗器８の中点か
ら取り出された信号（１／２ｅs）が差動増幅器１０の 他方のトランジスタ１１ｂのベースに加えられ
る。トランジスタ１１ａ，１１ｂのエミツタがエ
ミツタ抵抗器を介して定電流源用のトランジスタ
１２と接続され、トランジスタ１１ｂのコレクタ
が出力端子５として導出される。差動増幅器１０
のゲインは２倍とされており、出力端子５に（ｅ
-j〓2〓0ｅs）なる出力を得ることができる。
構成とすることにより、２倍の遅延量（２τ０）
を得ることができる。かかる第２図の構成を実現
する回路構成を第３図に示す。信号の入力端子６
がエミツタホロワ形に構成されたトランジスタ７
のベースに接続され、このトランジスタ７のエミ
ツタが抵抗R0を介して遅延線１の端子２ａと接
続されると共に、抵抗器８を介して接地される。
遅延線１の端子２ａがコンデンサ９を介して差動
増幅器１０の一方のトランジスタ１１ａのベース
に接続される。このトランジスタ１１ａのベース
に加わる信号は、（１＋ｅ−ｊ〓２〓０／２）ｅsとな
る。ま た、トランジスタ７のエミツタ抵抗器８の中点か
ら取り出された信号（１／２ｅs）が差動増幅器１０の 他方のトランジスタ１１ｂのベースに加えられ
る。トランジスタ１１ａ，１１ｂのエミツタがエ
ミツタ抵抗器を介して定電流源用のトランジスタ
１２と接続され、トランジスタ１１ｂのコレクタ
が出力端子５として導出される。差動増幅器１０
のゲインは２倍とされており、出力端子５に（ｅ
-j〓2〓0ｅs）なる出力を得ることができる。
この第３図から明らかなように、従来の反射形
の遅延回路は、差動増幅器１０等を必要とした。
の遅延回路は、差動増幅器１０等を必要とした。
本考案は、かかる従来の遅延回路と比較して簡
単な構成の遅延回路の実現を目的とするものであ
る。
単な構成の遅延回路の実現を目的とするものであ
る。
以下、本考案の一実施例について第４図を参照
して説明する。入力端子６がコンデンサを介して
トランジスタ１３のベースに接続される。抵抗器
１４及び１５によつて直流バイアスがトランジス
タ１３のベースに与えられている。このトランジ
スタ１３のコレクタは、第１の抵抗器１６を介し
て電源電圧（＋Vcc）が加わる第１の電源端子１
７に接続され、そのエミツタは、第２の抵抗器１
８を介して接地端子（第２の電源端子）に接続さ
れる。この抵抗器１６及び１８の値は、互いに等
しい値とされている。
して説明する。入力端子６がコンデンサを介して
トランジスタ１３のベースに接続される。抵抗器
１４及び１５によつて直流バイアスがトランジス
タ１３のベースに与えられている。このトランジ
スタ１３のコレクタは、第１の抵抗器１６を介し
て電源電圧（＋Vcc）が加わる第１の電源端子１
７に接続され、そのエミツタは、第２の抵抗器１
８を介して接地端子（第２の電源端子）に接続さ
れる。この抵抗器１６及び１８の値は、互いに等
しい値とされている。
また、トランジスタ１３のコレクタが遅延線１
の一方の入力端子２ａと接続され、そのエミツタ
が抵抗器１９を介して遅延線１の他方の入力端子
２ｂと接続されると共に、出力端子５として導出
される。抵抗器１９は、遅延線１の特性インピー
ダンスと等しい大きさR0とされる。
の一方の入力端子２ａと接続され、そのエミツタ
が抵抗器１９を介して遅延線１の他方の入力端子
２ｂと接続されると共に、出力端子５として導出
される。抵抗器１９は、遅延線１の特性インピー
ダンスと等しい大きさR0とされる。
かかる本考案の一実施例において、抵抗器１６
及び１８を流れる電流が共通であることから、ト
ランジスタ１３のベースに加わる信号電圧ｅsが
エミツタ電圧ＶEとなり、また極性反転された信
号電圧−ｅsがコレクタ電圧。電圧ＶCとなる。出
力電圧ＶOは となる。Ｚは、端子２ａ及び２ｂから遅延線１を
見込んだインピーダンスであり、特性インピーダ
ンスZ0、位相定数β、長さ、負荷インピーダン
スＺLとするとき、 である。(2)式を(1)式に代入すると、（Z0＝R0）の
条件から、 ＶO＝ｅsＺＬ−Ｒ０／ＺＬ＋Ｒ０・ｅ-2j〓……(3) となる。したがつて、（ＺL＝R0）であれば、（ＶO
＝０）となる。（ＺL＝∞）即ち端子３ａ及び３ｂ
が開放される実施例の場合は、（ＶO＝ｅs・ｅ-2j
〓）となつて遅延出力を取り出すことができ
る。端子３ａ及び３ｂが短絡されて（ＺL＝０）
の場合でも同様に遅延出力（−ｅs・ｅ-2j〓）
を取り出すことができる。また、端子３ａ及び３
ｂ間に接続される負荷インピーダンスＺLの大き
さを変えると、正又は負の所定の大きさの遅延出
力を取り出すことができる。要するに、（ＺL≠
R0）であれば、出力端子５に遅延出力を取り出す
ことができる。
及び１８を流れる電流が共通であることから、ト
ランジスタ１３のベースに加わる信号電圧ｅsが
エミツタ電圧ＶEとなり、また極性反転された信
号電圧−ｅsがコレクタ電圧。電圧ＶCとなる。出
力電圧ＶOは となる。Ｚは、端子２ａ及び２ｂから遅延線１を
見込んだインピーダンスであり、特性インピーダ
ンスZ0、位相定数β、長さ、負荷インピーダン
スＺLとするとき、 である。(2)式を(1)式に代入すると、（Z0＝R0）の
条件から、 ＶO＝ｅsＺＬ−Ｒ０／ＺＬ＋Ｒ０・ｅ-2j〓……(3) となる。したがつて、（ＺL＝R0）であれば、（ＶO
＝０）となる。（ＺL＝∞）即ち端子３ａ及び３ｂ
が開放される実施例の場合は、（ＶO＝ｅs・ｅ-2j
〓）となつて遅延出力を取り出すことができ
る。端子３ａ及び３ｂが短絡されて（ＺL＝０）
の場合でも同様に遅延出力（−ｅs・ｅ-2j〓）
を取り出すことができる。また、端子３ａ及び３
ｂ間に接続される負荷インピーダンスＺLの大き
さを変えると、正又は負の所定の大きさの遅延出
力を取り出すことができる。要するに、（ＺL≠
R0）であれば、出力端子５に遅延出力を取り出す
ことができる。
次に、上述の一実施例の構成で抵抗器１６，１
８，１９を等しくｒとしたときの回路の出力イン
ピーダンスが抵抗（ｒ）となり、したがつて第５
図Ｂに示すような等価回路で表わされることを説
明する。第５図Ａに示すように、各枝路の電流を
定めると、下記の(4)式〜(8)式が成立することは自
明である。
８，１９を等しくｒとしたときの回路の出力イン
ピーダンスが抵抗（ｒ）となり、したがつて第５
図Ｂに示すような等価回路で表わされることを説
明する。第５図Ａに示すように、各枝路の電流を
定めると、下記の(4)式〜(8)式が成立することは自
明である。
I5＝I1＋I4 ……(4)
I4＝I2＋I3 ……(5)
I2＝ＶＯ−ＶＣ／Ｚ ……(6)
ＶO＝ＶE＋rI1 ……(7)
ＶC＝Ｖcc−rI3 ……(8)
しかるに、Ｖccは一定値であり、又、出力インピ
ーダンスの考案においてはI5、ＶEも一定値と考
えてよいから、各式の変化分のみを考えると夫々
次のようになる。
ーダンスの考案においてはI5、ＶEも一定値と考
えてよいから、各式の変化分のみを考えると夫々
次のようになる。
０＝ΔI1＋ΔI4 ……(9)
ΔI4＝ΔI2＋ΔI3 ……(10)
ΔI2＝ΔＶＯ−ΔＶＣ／Ｚ ……(11)
ΔＶO＝ｒΔI1 ……(12)
ΔＶC＝−ｒΔI3 ……(13)
(13)式及び(12)式から
ΔＶO−ΔＶC＝ｒ（ΔI1＋ΔI3） ……(14)
(9)式及び(10)式から
ΔI1＋ΔI2＋ΔI3＝０ ……(15)
(14)式及び(15)式から
ΔＶO−ΔＶC＝−ｒ・ΔI2 ……(16)
更に、(11)式から
ΔＶO−ΔＶC＝Ｚ・ΔI2 ……(17)
(16)式及び(17)式において、一般には、（Ｚ≠−
ｒ）であるから、（ΔI2＝０）が成りたつ。つま
り、遅延線１に対して信号電流は流れないので、
出力端子５から見た交流等価回路は、第５図Ｂの
ようになる。第５図Ｂにおける信号源ｅs′は、前
述のようにｅs・ｅ2j〓）の遅延出力である。
このように抵抗器１６，１８，１９の値を等しく
すると、出力インピーダンスが抵抗となり、した
がつて出力端子５に接続する回路との整合が容易
とできる。
ｒ）であるから、（ΔI2＝０）が成りたつ。つま
り、遅延線１に対して信号電流は流れないので、
出力端子５から見た交流等価回路は、第５図Ｂの
ようになる。第５図Ｂにおける信号源ｅs′は、前
述のようにｅs・ｅ2j〓）の遅延出力である。
このように抵抗器１６，１８，１９の値を等しく
すると、出力インピーダンスが抵抗となり、した
がつて出力端子５に接続する回路との整合が容易
とできる。
上述の一実施例の説明から理解されるように、
本考案に依れば、１個のトランジスタと抵抗の複
数個とを用いる頗る簡単な構成でもつて遅延線１
から反射波成分を取り出すことができる。更に、
抵抗器１６，１８，１９を等しくすることで、出
力インピーダンスをリアクタンス成分を含まない
抵抗とすることができる。
本考案に依れば、１個のトランジスタと抵抗の複
数個とを用いる頗る簡単な構成でもつて遅延線１
から反射波成分を取り出すことができる。更に、
抵抗器１６，１８，１９を等しくすることで、出
力インピーダンスをリアクタンス成分を含まない
抵抗とすることができる。
第１図、第２図及び第３図は従来の遅延回路の
説明に用いる接続図、第４図は本考案による遅延
回路の一実施例の接続図、第５図は本考案の一実
施例の説明に用いる接続図及び等価回路図であ
る。 １は遅延線、２ａ，２ｂ，３ａ，３ｂは遅延線
の端子、５は出力端子、６は入力端子、１３はト
ランジスタ、１６，１８，１９は第１、第２、第
３の抵抗器である。
説明に用いる接続図、第４図は本考案による遅延
回路の一実施例の接続図、第５図は本考案の一実
施例の説明に用いる接続図及び等価回路図であ
る。 １は遅延線、２ａ，２ｂ，３ａ，３ｂは遅延線
の端子、５は出力端子、６は入力端子、１３はト
ランジスタ、１６，１８，１９は第１、第２、第
３の抵抗器である。
Claims (1)
- 一対の入力端及び出力端を有し、特性インピー
ダンスを有する遅延線の上記出力端を上記特性イ
ンピーダンスと値の等しくない他のインピーダン
スで終端し、上記一対の入力端の一方をトランジ
スタのコレクタに接続し、上記一対の入力端の他
方を信号出力端子に接続すると共に上記特性イン
ピーダンスの値と実質的に等しい値を有する抵抗
を介して上記トランジスタのエミツタに接続し、
上記トランジスタのコレクタ抵抗とエミツタ抵抗
の値を等しくなし、上記トランジスタのベースに
入力信号を印加し、上記信号出力端子より上記遅
延線による反射波成分を得て実質的に２倍の遅延
量を得るようにした遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979047393U JPS6127222Y2 (ja) | 1979-04-10 | 1979-04-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979047393U JPS6127222Y2 (ja) | 1979-04-10 | 1979-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55148228U JPS55148228U (ja) | 1980-10-24 |
| JPS6127222Y2 true JPS6127222Y2 (ja) | 1986-08-14 |
Family
ID=28929185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979047393U Expired JPS6127222Y2 (ja) | 1979-04-10 | 1979-04-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127222Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282055A (en) * | 1975-12-29 | 1977-07-08 | Oki Electric Ind Co Ltd | Variable equalizer |
-
1979
- 1979-04-10 JP JP1979047393U patent/JPS6127222Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282055A (en) * | 1975-12-29 | 1977-07-08 | Oki Electric Ind Co Ltd | Variable equalizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55148228U (ja) | 1980-10-24 |
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