JPS61271840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61271840A JPS61271840A JP11352785A JP11352785A JPS61271840A JP S61271840 A JPS61271840 A JP S61271840A JP 11352785 A JP11352785 A JP 11352785A JP 11352785 A JP11352785 A JP 11352785A JP S61271840 A JPS61271840 A JP S61271840A
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- patterned
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Links
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術的背景）
本発明は半導体装置の製造方法に関する。
一般に半導体基板上の＃膜あるいは半導体基板を所望の
パターンに加工する場合、写真蝕刻法が広く用いられて
いる。例えば、第２図に示されるように、半導体基板１
上に被加工薄ｇ１２を形成し、この被加工薄膜２上にレ
ジスト３を塗布するく第２図（ａ））。このレジスト３
を写真蝕刻法により所定のパターンにバターニングする
（第２図（ｂ））。バターニングされたレジスト３をマ
スクとして反応性イオン・エツチング法により被加工薄
膜２をエツチング除去１゛る（第２図（Ｃ））。
パターンに加工する場合、写真蝕刻法が広く用いられて
いる。例えば、第２図に示されるように、半導体基板１
上に被加工薄ｇ１２を形成し、この被加工薄膜２上にレ
ジスト３を塗布するく第２図（ａ））。このレジスト３
を写真蝕刻法により所定のパターンにバターニングする
（第２図（ｂ））。バターニングされたレジスト３をマ
スクとして反応性イオン・エツチング法により被加工薄
膜２をエツチング除去１゛る（第２図（Ｃ））。
最後にレジスト３を除去する（第２図（ｄ））。
このようにして半導体基板１上の薄膜２を所定のパター
ンに加工する。
ンに加工する。
しかし上記の方法においてはパターニングしたレジスト
３をマスクとして反応性イＡン・エツチング法によりエ
ツチングするため、被加工ｗＩＷＡ２の加工精度はレジ
スト３の加工精度に依存し、このレジスト３の加工精度
は使用するアライナの精度により決まる。そして現在最
も精度の＾いアナイナを使用しても１．０μｍの微細加
工が限度であり、それ以上の微細加工ができないという
問題があった。
３をマスクとして反応性イＡン・エツチング法によりエ
ツチングするため、被加工ｗＩＷＡ２の加工精度はレジ
スト３の加工精度に依存し、このレジスト３の加工精度
は使用するアライナの精度により決まる。そして現在最
も精度の＾いアナイナを使用しても１．０μｍの微細加
工が限度であり、それ以上の微細加工ができないという
問題があった。
本発明は上記事情を考慮してく【されたもので、使用η
るアライナの精度以上の微細加工を行なうことができる
半導体＆謂の製造方法を提供することを目的とする。
るアライナの精度以上の微細加工を行なうことができる
半導体＆謂の製造方法を提供することを目的とする。
上記目的を達成するため本発明による半導体装置の製造
方法は、被処理物上に熱により溶融される熱溶融性膜を
形成する第１の工程と、ｔｔＪ記熱溶融性膜を所定のパ
ターンにバターニングする第２の工程と、前記所定のパ
ターンを微細化するように、前記熱溶融性膜を熱処理に
より変形する第３の工程とを右することを特徴とする。
方法は、被処理物上に熱により溶融される熱溶融性膜を
形成する第１の工程と、ｔｔＪ記熱溶融性膜を所定のパ
ターンにバターニングする第２の工程と、前記所定のパ
ターンを微細化するように、前記熱溶融性膜を熱処理に
より変形する第３の工程とを右することを特徴とする。
これによりバターニングされた膜が熱処理により溶融さ
れ表面張力により開口部の側壁がけり出し、パターンが
微細化されるようにしたものである。
れ表面張力により開口部の側壁がけり出し、パターンが
微細化されるようにしたものである。
本発明の一実施例による半導体装置の製造方法を第１図
を用いて説明する。まず半導体基板１上にＳｉＮから成
る液加１１１１１８２を化学的気相成長法により膜厚２
００〇人だけ成長させる（第１因（ａ））。この被加工
１ｆｌｌ１２上に例えばリン濃度２ 、５ ｘ １０２
’５ｏｌｅ／ｒｉのＢ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈ
ｏｓ−ｐｈｏ−ｓｉｌｉｃａｔｃ ｇｌａｓｓ）から成
る熱溶融性膜３を化学的気相成長法により１１厚９００
〇人だけ成長さμる（第１図（ｂ））。この熱溶融性ｇ
ｌａ上にレジスト４を塗拓する（第１図（、Ｃ））。こ
のレジスト４を写真蝕刻法により所定のパターンにバタ
ーニングする（第１図（ｄ））。このバターニングした
レジスト４をマスクとして反応性イオン・エツチング法
により熱溶融性膜３のみを選択的にエツチングし、バタ
ーニングする（第１図（ｅ））そしてレジスト４を除去
する（第１図（ｆ））。
を用いて説明する。まず半導体基板１上にＳｉＮから成
る液加１１１１１８２を化学的気相成長法により膜厚２
００〇人だけ成長させる（第１因（ａ））。この被加工
１ｆｌｌ１２上に例えばリン濃度２ 、５ ｘ １０２
’５ｏｌｅ／ｒｉのＢ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈ
ｏｓ−ｐｈｏ−ｓｉｌｉｃａｔｃ ｇｌａｓｓ）から成
る熱溶融性膜３を化学的気相成長法により１１厚９００
〇人だけ成長さμる（第１図（ｂ））。この熱溶融性ｇ
ｌａ上にレジスト４を塗拓する（第１図（、Ｃ））。こ
のレジスト４を写真蝕刻法により所定のパターンにバタ
ーニングする（第１図（ｄ））。このバターニングした
レジスト４をマスクとして反応性イオン・エツチング法
により熱溶融性膜３のみを選択的にエツチングし、バタ
ーニングする（第１図（ｅ））そしてレジスト４を除去
する（第１図（ｆ））。
次にバターニングした熱溶融性膜３に例えば窒素雰囲気
中でハロゲン・ランプ加熱による怠速加熱（１１００℃
、１０秒）の熱処理を施すと、膜３は溶融され、選択的
にエツチングされた開口部の側壁は表面張力により丸味
をおびてせり出す。
中でハロゲン・ランプ加熱による怠速加熱（１１００℃
、１０秒）の熱処理を施すと、膜３は溶融され、選択的
にエツチングされた開口部の側壁は表面張力により丸味
をおびてせり出す。
このため熱溶融性ｍ３の間口部の幅は熱処理を施す前の
開口部の幅よりも狭くなる。例えば、幅１．０μｍのパ
ターンを写真蝕刻によりバターニングした溶融性の股３
に熱処理を施１゛と、幅０．６μｍのパターンに微細化
される（第１図（ｇ））。この微細化されたパターンの
Ｗｌ！３をマスクとして被加工薄膜２を反応性イオン・
エツチング法によりエツチングし、被加工薄膜２をバタ
ーニングする（第１図（ｈ））。Ｒ後に熱溶融性膜３を
フッ化アンモニウム溶液によって除去する５（第１ 崗
（ｉ ） ） 。
開口部の幅よりも狭くなる。例えば、幅１．０μｍのパ
ターンを写真蝕刻によりバターニングした溶融性の股３
に熱処理を施１゛と、幅０．６μｍのパターンに微細化
される（第１図（ｇ））。この微細化されたパターンの
Ｗｌ！３をマスクとして被加工薄膜２を反応性イオン・
エツチング法によりエツチングし、被加工薄膜２をバタ
ーニングする（第１図（ｈ））。Ｒ後に熱溶融性膜３を
フッ化アンモニウム溶液によって除去する５（第１ 崗
（ｉ ） ） 。
このように本実施例によれば半導体基板１上の被加工薄
膜２は、写真蝕刻法によりバターニングしたパターンよ
りもさらに開口部の幅の狭い微細化したパターンにバタ
ーニングされることができる。
膜２は、写真蝕刻法によりバターニングしたパターンよ
りもさらに開口部の幅の狭い微細化したパターンにバタ
ーニングされることができる。
上記実施例において被加工１１１２としてＳｉＮを用い
たが、多結晶シリコン、ＭＯＳ ｉ １゜ＷＳｉ
Ａｍ ＡＮ ２０３についても本発明を２′ 適用できる。
たが、多結晶シリコン、ＭＯＳ ｉ １゜ＷＳｉ
Ａｍ ＡＮ ２０３についても本発明を２′ 適用できる。
また上記実施例において溶融性ｌ５１３としてＢＰＳＧ
を用いたがｐ ３ Ｑ （ｐｈＯ３ｐｈｏ−３ｉｌｉＣ
ａｔｆｌ ｇｌａｓｓ）で・ｂよい。
を用いたがｐ ３ Ｑ （ｐｈＯ３ｐｈｏ−３ｉｌｉＣ
ａｔｆｌ ｇｌａｓｓ）で・ｂよい。
また上記実施例にＪ３いて熱処理は窒素雰囲気中で行な
われたが、真空中あるいは窒素以外の不活性気体中で行
なってもよい。
われたが、真空中あるいは窒素以外の不活性気体中で行
なってもよい。
また上記実施例において熱溶融性膜３を除去するのにフ
ッ化アンモニウム溶液を用いたが、フッ酸でもよい。
ッ化アンモニウム溶液を用いたが、フッ酸でもよい。
また上記実施例において被加工物として半導体基板１上
のＭｙｊ！２を用いたが、薄膜２を用いず、被加工物と
して半導体基板１を加工する場合にも本発明を適用でき
る。
のＭｙｊ！２を用いたが、薄膜２を用いず、被加工物と
して半導体基板１を加工する場合にも本発明を適用でき
る。
さらに上記実施例では熱溶融性膜をエツチング加工のた
めのマスクとして用いたが、イオン注入のためのマスク
に対しても本発明を適用できる。
めのマスクとして用いたが、イオン注入のためのマスク
に対しても本発明を適用できる。
第１図は本発明の一実施例による半導体装置の製造方法
を示プ■程図、第２図は従来の半導体装置のｌ！Ｊ造方
法を示す工程図である。 １・・・半導体基板、２・・・被加工［１，３・・・溶
融性の膜、４・・・レジスト。 出願人代理人 猪 股 清 （ａ） （ｂ）（Ｃ）
（ｄ）（ｅ）
（ｆｌ（（Ｊ）
（ｈ）（Ｃ） 札 ２ （ｂ） （ｄ） 閏
を示プ■程図、第２図は従来の半導体装置のｌ！Ｊ造方
法を示す工程図である。 １・・・半導体基板、２・・・被加工［１，３・・・溶
融性の膜、４・・・レジスト。 出願人代理人 猪 股 清 （ａ） （ｂ）（Ｃ）
（ｄ）（ｅ）
（ｆｌ（（Ｊ）
（ｈ）（Ｃ） 札 ２ （ｂ） （ｄ） 閏
Claims (1)
- 【特許請求の範囲】 １、被処理物上に熱により溶融される熱溶融性膜を形成
する第１の工程と、 前記熱溶融性膜を所定のパターンにパターニングする第
２の工程と、 前記所定のパターンを微細化するように、前記熱溶融性
膜を熱処理により変形する第３の工程とを有することを
特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載の方法において、熱処理
した前記熱溶融性膜をマスクとして前記被処理物をエッ
チングすることを特徴とする半導体装置の製造方法。 ３、特許請求の範囲第１項記載の方法において、熱処理
した前記熱溶融性膜をマスクとして前記被処理物にイオ
ン注入することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11352785A JPS61271840A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11352785A JPS61271840A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271840A true JPS61271840A (ja) | 1986-12-02 |
Family
ID=14614590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11352785A Pending JPS61271840A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004200659A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 微細パターン形成方法 |
-
1985
- 1985-05-27 JP JP11352785A patent/JPS61271840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004200659A (ja) * | 2002-12-13 | 2004-07-15 | Hynix Semiconductor Inc | 微細パターン形成方法 |
| JP4574976B2 (ja) * | 2002-12-13 | 2010-11-04 | 株式会社ハイニックスセミコンダクター | 微細パターン形成方法 |
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