JPS61271540A - 暴走処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明はマイクロプロセッサを使用した制御回路などの
暴走対策に関するものである。

［背景技術］ 一般にマイクロプロセッサシステムの暴走を検出するた
めに種々の方法が用いられているが、本発明はＲＡＭチ
ップの接続されていないメモリの空き領域をＣＰＵがア
クセスしたことを検出することによって暴走を検出する
方法に関するものである。第４図は従来のメモリアドレ
ス回路を示したもので、アドレスバスの上位複数ビット
をチップセレクト用アドレスデフーグ１に＃＆続し、下
位複数ビットをＲＡＭチップ３に接続したものである。

第５図（ａ）は第４図の回路のメモリマツプを示したも
ので、スタック領域は通常ＲＡＭの最後尾に設けられて
いる。暴走時にはＣＰＵがＲＡＭチップのない空き領域
Ｙ２をアクセスするので、この空き領域Ｙ２に対応する
アドレスデコーダの出力ピンＹ２に信号が出力されるの
を監視しておけば、暴走を検出することができる。

しかし実際にはＲＡＭチップ３内にもスタック領域の低
アドレス側に空き領域があり、正常時にはスタックポイ
ンタが必要以上にＲＡＭの低アドレス側へ侵入したりす
ることはないので、この領域も同時に監視しておくこと
が好ましいわけである。第６図はそのための回路例を示
したもので、データ用ＲＡＭチップ３とスタック用ＲＡ
Ｍチップ８とをＹ、端子とＹ３ｔ１１子に接続し、第５
図（ｂ）のメモリマツプに示したように、データ領域と
スタック領域との間にＲＡＭチップのない空き領域Ｙ２
を設けて、Ｙ２端子とＹ、ｍ子とのＯＲ出力によってワ
ンショット回路６をトリがし、ＣＰＵへのリセット信号
や強制割り込み（ＮＭＩ）信号を発生するようにしたも
のである。

しかしながら第６図の構成はＲＡＭチップを２個使用す
るので、メモリを多く使用するコンピュータなどには有
効であるが、あまりメモリを必要としない制御回路など
では、そのために余分にＲＡＭチップを必要とすること
になって不経済であるという問題があった。

［発明の目的］ 本発明は上記の問題点に鑑み為されたものであり、その
目的とするところは、ＲＡＭチップを１個だけ使用して
、データ領域とスタック領域との間の空き領域をも監視
できるような暴走処理回路を提供するにある。

［発明の開示１ 本発明による暴走処理回路は、７にレスデコーダの最下
位入力に接続されるべきアドレスラインをＲＡＭチップ
の最上位入力に接続すると共に、ＲＡＭチップの最上位
入力に接続されるべ軽アドレスラインをアドレスデコー
ダの最下位入力に接続することにより単一チップのＲＡ
Ｍ領域を２分し、データバスをプルアップすると共に、
全ビットが１”の命令で暴走処理ルーチンヘジャンプさ
せるようにしたものであり、アドレス空間上では本末２
個のＲＡＭチップに対応するアドレスに割り付けられて
いるデータ領域及びスタック領域をハード的には１個の
ＲＡＭチップ上に形成した点に特徴を有するものである
。

第１図は本発明回路の一実施例を示したものである。同
図において、アドレスデコーダ１の最下位入力に接続さ
れるべきアドレスライン２がＲＡＭチップ３の最上位入
力に接続され、ＲＡＭチップ３の最上位入力に接続され
るべきアドレスライン４がアドレスデコーダ１の最下位
入力に接続されている。

第２図は第１図の回路のハードウェアとしてのメモリ構
成（ａ）とアドレス空間上のメモリ構成（ｂ）とを対比
して示したものである。いま同図において、スラッシュ
記号（１）の左側をアドレスデータにおけるチップセレ
クト用の最下位ビットとし、アドレス空間において、Ｏ
／１００ＸＸ−０／ＩＩＩＸＸをデータ領域、ソレニ続
＜　１１０ＯＯＸＸ　〜１／ＱＩＩＸＸをデータ領域と
スタック領域の開４にあってどちらにも使用されない領
域、さらに１／１００ＸＸ〜１／ＩＩＩＸＸをスタック
領域とすると、これに上述のようなアドレスラインの入
れ替えを行なった場合には、ＲＡＭチップはスラッシュ
（１）の右側の最上位ビットである（１）によってセレ
クトされることになるので、ＲＡＭチップの下位半分の
１１０ＯＯＸＸ〜１１０ＩＩＸＸがデータ領域となり、
上位半分ノｌ／１００ＸＸ−１／１１１ＸＸカＸ　ｊ’
　？り領域となる。すなわち、チップセレクト用の最下
位ビットが互いに異なっているデータ領域とスタック領
域とが、単一のＲＡＭチップ上に割り付けられたことに
なる。このＲＡＭチップが例えばアドレスデコーダのＹ
＋端子の出力によってセレクトされるものとすると、ア
ドレス空間におけるデータ領域とスタック領域の間の空
き領域１１０ＯＯＸＸ〜１１０ＩＩＸＸはＹ。端子から
の出力によってセレクトされることになるが、実際には
Ｙｏに対応する領域にはＲＡＭチップが接続されていな
いことになる。

データバスが抵抗によって電源電圧にプルアップされて
いると、ＲＡＭチップが接続されていない領域ではすべ
てのビットが１″となっているので、これを利用して暴
走の監視を行なうことができる。すなわち暴走時にはＲ
ＡＭチップの接続されていない領域がアクセスされ、例
えば８ビツト系のマイクロプロセッサの場合、スタック
ポインタがスタック領域の前後の空き領域をポイントす
ると、リターン命令実行時にＦＦＦＦ（Ｈ）がプログラ
ムカウンタにロードされ、ＦＦＦＦ（Ｈ）のアドレスが
空き領域であるとＦＦ（Ｈ）の命令を実行することにな
る。したがってこの命令により暴走処理を行なうように
しておけばよい。実際にはこの命令は各メーカーにより
、ＲＳ　Ｔ　７　（８０８０）あるいはＲ３Ｔ３８（２
８０）などのソフト割り込み命令に使用されているので
、そのジャンプ先（ＲＯＭ領域）にエラー処理ルーチン
を書き込んでおく。

ＰＪＳａ図はＲＯＭチップ７を用いた場合の実施例を示
したものである。この場合にはＲＯＭ領域もアドレス空
間で分離することになるので、プログラムの作成が多少
面倒になるが、メモリ使用効率は変わらない。

［発明の効果］ 上述のように本発明においては、アドレスデフーグの最
下位入力に接続されるべきアにレスラインとＲＡ、　Ｍ
チップの最上位入力に接続されるべきアドレスラインと
を入れ替えることによって単一チップのＲＡＭｇＲ域を
２分し、２分されたＲＡＭ領域のうちスタックに使用さ
れる領域を挟む前後の領域で暴走監視を行なうようにし
たものであるから、アドレス空間上では本来２個のＲＡ
Ｍチップに対応するようなアドレスに割り付けられてい
るデータ領域とスタック領域とを、１個のＲＡＭチップ
上に形成することができ、そのためにデータ領域とスタ
ック領域とが同一チップ上に割り付けられているにも拘
わらず、データ領域とスタック領域との間の空き領域に
対するＣＰＵからのアクセスを検出することができると
いう効果を奏している。

【図面の簡単な説明】

＠１図は本発明の一実施例を示すブロック回路図、第２
図−ｍキーは同上の動作を説明するメモリ構成図、第３
図（ａ）は他の実施例を示すブロック回路図、同図（ｂ
）は同上のメモ１ノ構成図、第４図は従来例のブロック
回路図、第５図（ａ）（ｂ）は同上の動作を説明するメ
モリ構成図、ｔｊＳＳ図は他の従来例のブロック回路図
である。 １はアドレスデコーグ、２はアドレスライン、３はＲＡ
Ｍチップ、４はアドレスライン、５はＯＲ回路、６はワ
ンショット回路、７はＲＯＭチ・ンブ、８はＲＡＭチッ
プ。 代理人　弁理士　石　１）長　七 第１図 ＣＧ）　　第５図 （ｂ）

Claims (1)

【特許請求の範囲】
1. （１）アドレスデコーダの最下位入力に接続されるべき
   アドレスラインをＲＡＭチップの最上位入力に接続する
   と共に、ＲＡＭチップの最上位入力に接続されるべきア
   ドレスラインをアドレスデコーダの最下位入力に接続す
   ることにより単一チップのＲＡＭ領域を２分し、データ
   バスをプルアップすると共に、全ビットが“１”の命令
   で暴走処理ルーチンへジャンプさせるようにして成るこ
   とを特徴とする暴走処理回路。