JPS61269317A - 容量素子を有する半導体装置 - Google Patents
容量素子を有する半導体装置Info
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- JPS61269317A JPS61269317A JP60110318A JP11031885A JPS61269317A JP S61269317 A JPS61269317 A JP S61269317A JP 60110318 A JP60110318 A JP 60110318A JP 11031885 A JP11031885 A JP 11031885A JP S61269317 A JPS61269317 A JP S61269317A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置内に容量素子を構成する技術に関す
る。
る。
半導体回路中で容量素子（キャパシタンスあるいはコン
デンサともいう）を使用する場合、半導体チップの外付
は部品としてセラミックコンデンサ半導体コンデンサが
用いられることが知られている。（工業調査会電子材料
１９８０年４月Ｐ１５６゜しかし、外付けＫよる容量素
子はその大きさがチップサイズにも匹敵し、それらの間
の結線作業のために余分の手間がかかる欠点がある。こ
れに対し、半導体チップ内で容量素子を構成する場合に
はチップの表面の一部にｐｎ接合やＭＯＳを利用する方
法がある。
デンサともいう）を使用する場合、半導体チップの外付
は部品としてセラミックコンデンサ半導体コンデンサが
用いられることが知られている。（工業調査会電子材料
１９８０年４月Ｐ１５６゜しかし、外付けＫよる容量素
子はその大きさがチップサイズにも匹敵し、それらの間
の結線作業のために余分の手間がかかる欠点がある。こ
れに対し、半導体チップ内で容量素子を構成する場合に
はチップの表面の一部にｐｎ接合やＭＯＳを利用する方
法がある。
第７図はこれまでのｐｎ接合を利用した半導体容量素子
の一例を示す。１はｐ型半導体（Ｓｉ）基板、２は絶縁
膜（ｓ；ｏｔ）、３Ａ、３ＢはＡ７配線を示す。４はｎ
型エピタキシャル層、５はこのｎ型層４の表面に形成し
たド型拡散層、６はＡＪ配、１１３Ｂにコンタクトをと
るためのｎ半型拡散層を示す。
の一例を示す。１はｐ型半導体（Ｓｉ）基板、２は絶縁
膜（ｓ；ｏｔ）、３Ａ、３ＢはＡ７配線を示す。４はｎ
型エピタキシャル層、５はこのｎ型層４の表面に形成し
たド型拡散層、６はＡＪ配、１１３Ｂにコンタクトをと
るためのｎ半型拡散層を示す。
このような半導体装置の一部として形成された容量素子
において、ｂ′型型数散層５ｎ生型拡散層６との間に逆
バイアス電圧を印加すると、ｐ型層５とｎ型層の拡散面
にそれぞれに空乏層７を生じ、ここにこの空乏層を誘電
体とする容量を構成することができる。
において、ｂ′型型数散層５ｎ生型拡散層６との間に逆
バイアス電圧を印加すると、ｐ型層５とｎ型層の拡散面
にそれぞれに空乏層７を生じ、ここにこの空乏層を誘電
体とする容量を構成することができる。
しかし、容量素子における静電容量値は電極の面積に比
例するため、限られた半導体チップ表面に大容量の接合
容量素子を組込むことは困難である０ 第８図はＭＯ８構造を利用した容量素子の一例を示す。
例するため、限られた半導体チップ表面に大容量の接合
容量素子を組込むことは困難である０ 第８図はＭＯ８構造を利用した容量素子の一例を示す。
ｌはｐ型半導体基板、２は絶縁膜（Ｓｉｏ２）、３Ａ１
，３ＢはＡＩ配線、６はｎ型エピタキシャル層４とＡＪ
配線３Ｂのコンタクトをとるためのｎ半型拡散層である
。このような構造において、 Ａｌ配線３Ａとｎ生型拡
散層６ではさまれた絶縁膜２を誘電体として容量素子を
構成することができる。
，３ＢはＡＩ配線、６はｎ型エピタキシャル層４とＡＪ
配線３Ｂのコンタクトをとるためのｎ半型拡散層である
。このような構造において、 Ａｌ配線３Ａとｎ生型拡
散層６ではさまれた絶縁膜２を誘電体として容量素子を
構成することができる。
しかし、このような容量素子においても前記の例と同様
の理由によシ、大容量のＭＯ８Ｏ８容量素子込むことは
困難である。
の理由によシ、大容量のＭＯ８Ｏ８容量素子込むことは
困難である。
本発明は上記した問題を解決するためになされたもので
あシ、その目的とするところは、半導体チップと一体的
く形成され、しかも大容量素子として使用できる半導体
装置を提供するととＫある。
あシ、その目的とするところは、半導体チップと一体的
く形成され、しかも大容量素子として使用できる半導体
装置を提供するととＫある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおシである。
を簡単に説明すれば下記のとおシである。
すなわち、半導体チップと、このチップが支持されたリ
ードフレームと、上記チップの全部及びリードフレーム
の一部を包囲するパッケージ部材とからなる半導体装置
において、上記半導体チップの裏面とリードフレームと
の間に半導体酸化膜を介在させ、あるいはｐｎ接合をつ
くることで空乏層を介在させることで半導体チップと一
体で大容量の容量素子を構成するものである。
ードフレームと、上記チップの全部及びリードフレーム
の一部を包囲するパッケージ部材とからなる半導体装置
において、上記半導体チップの裏面とリードフレームと
の間に半導体酸化膜を介在させ、あるいはｐｎ接合をつ
くることで空乏層を介在させることで半導体チップと一
体で大容量の容量素子を構成するものである。
〔実施例１〕
第１図乃至第２図は本発明の一実施例を示すものであっ
て、このうち、第１図は容量素子を有する半導体装置の
全体斜面図、第２図は第１図におけるＡ−Ａ視断面図で
ある。
て、このうち、第１図は容量素子を有する半導体装置の
全体斜面図、第２図は第１図におけるＡ−Ａ視断面図で
ある。
１１は半導体ＩＣチップであって、たとえばＳｉ（シリ
コン）基板１１０表面にトランジスタなどの半導体素子
１２が形成され、その表面上に配線されたｉ（アルミニ
ウム）電極（図示されない）配線によってＩＣ回路が構
成される。１３はＩＪ−ドフレームの一部である金属タ
ブであって、タブリード１４によって釣られる。１５は
絶縁膜、たとえば半導体酸化膜（Ｓｉｎ、）でＳｉ基板
（チップ）１１の裏面を酸化して得られる。１６は導電
性を有する接着剤でたとえばＡ ｌｌ （金）−８ｉ共
晶体又は銀ペーストからな１．８ｉチツプとリードフレ
ームとの間を接着固定する。
コン）基板１１０表面にトランジスタなどの半導体素子
１２が形成され、その表面上に配線されたｉ（アルミニ
ウム）電極（図示されない）配線によってＩＣ回路が構
成される。１３はＩＪ−ドフレームの一部である金属タ
ブであって、タブリード１４によって釣られる。１５は
絶縁膜、たとえば半導体酸化膜（Ｓｉｎ、）でＳｉ基板
（チップ）１１の裏面を酸化して得られる。１６は導電
性を有する接着剤でたとえばＡ ｌｌ （金）−８ｉ共
晶体又は銀ペーストからな１．８ｉチツプとリードフレ
ームとの間を接着固定する。
このように形成された半導体装置において、半導体チッ
プ基板１１はＩＣ素子の場合、通常ＧＮＤ（接地）ライ
ンに接続されているため、導電性の接着材を通じてリー
ドフレーム１３にはさまれた絶縁物酸化膜１５が誘電体
となって、半導体基板１１とリードフレーム１３を両電
極としてＭＯ８容量素子（キャパシタンス）を構成する
ことができる。この場合、リードフレームの他のリード
群と半導体チップ表面のＩＣ回路の電極群とはワイヤボ
ンディング手段又は共通のリードフレームを通じて電気
的に接続される。
プ基板１１はＩＣ素子の場合、通常ＧＮＤ（接地）ライ
ンに接続されているため、導電性の接着材を通じてリー
ドフレーム１３にはさまれた絶縁物酸化膜１５が誘電体
となって、半導体基板１１とリードフレーム１３を両電
極としてＭＯ８容量素子（キャパシタンス）を構成する
ことができる。この場合、リードフレームの他のリード
群と半導体チップ表面のＩＣ回路の電極群とはワイヤボ
ンディング手段又は共通のリードフレームを通じて電気
的に接続される。
静電容量は電極間の面積に比例するものであシ、半導体
チップ裏面の最大面積を利用できるためチップと一体で
あって、大容量のキャパシタンスが構成でき、電気特性
上の多目的効果を有する。半導体表面のＩＣ回路の電源
ラインに接続すれば、外付の対グランド容量が不要とな
シ、ノイズ吸収用として大きな効果を有する。
チップ裏面の最大面積を利用できるためチップと一体で
あって、大容量のキャパシタンスが構成でき、電気特性
上の多目的効果を有する。半導体表面のＩＣ回路の電源
ラインに接続すれば、外付の対グランド容量が不要とな
シ、ノイズ吸収用として大きな効果を有する。
〔実施例２〕
第３図は本発明の他の一実施例を示す断面図である。
この実施例では、前掲実施例１（第１図、第２図）の半
導体チップにおいて、ｐ型Ｓｉ基板工１と絶縁膜１５と
の間に高濃度のｐ十型拡散層１７を形成したものである
。このよりなｐ＋型型数散層設けるととによシ、半導体
チップ裏面側の電気抵抗を小さくして、キャパシタンス
の直列抵抗分を減らしたものである。
導体チップにおいて、ｐ型Ｓｉ基板工１と絶縁膜１５と
の間に高濃度のｐ十型拡散層１７を形成したものである
。このよりなｐ＋型型数散層設けるととによシ、半導体
チップ裏面側の電気抵抗を小さくして、キャパシタンス
の直列抵抗分を減らしたものである。
〔実施例３〕
第４図は本発明の他の一実施例を示す断面図である。こ
の実施例ではチップのｐ−蚤基板の裏面側に反対導電型
のｎ型拡散層１８を形成し、第１図、第３図の場合と同
様な導電性接着材１６でリードフレーム１３に固定した
ものである〇とのように構成された半導体装置において
、ＩＣ素子の場合ｐ−型基板１１は通常ＧＮＤラインに
接続されており、基板電位は最も低い電位となっている
。とのためｎ 型拡散層１８に接続されたリードフレー
ム１３に正電圧を印加することにより、ｐ型基板１１．
！：ｎ型拡散拡散層１８バイアスされ、ｐｎ接合にそっ
て生じる空乏層によシこの空乏層を誘電体としてキャパ
シタンス（容量）を構成する。この場合、ｎ＋型型数散
層１８接するｐ型基板１工に、第３図のｐ＋＋拡散層１
７と同様にｐ＋型型数散層設けることによシ、キャパシ
タンスの容量値の増大と直列抵抗分を減らす仁とができ
る。このキャパシタンスはチップの裏面を全面使用する
ため大容量として使用することができる。
の実施例ではチップのｐ−蚤基板の裏面側に反対導電型
のｎ型拡散層１８を形成し、第１図、第３図の場合と同
様な導電性接着材１６でリードフレーム１３に固定した
ものである〇とのように構成された半導体装置において
、ＩＣ素子の場合ｐ−型基板１１は通常ＧＮＤラインに
接続されており、基板電位は最も低い電位となっている
。とのためｎ 型拡散層１８に接続されたリードフレー
ム１３に正電圧を印加することにより、ｐ型基板１１．
！：ｎ型拡散拡散層１８バイアスされ、ｐｎ接合にそっ
て生じる空乏層によシこの空乏層を誘電体としてキャパ
シタンス（容量）を構成する。この場合、ｎ＋型型数散
層１８接するｐ型基板１工に、第３図のｐ＋＋拡散層１
７と同様にｐ＋型型数散層設けることによシ、キャパシ
タンスの容量値の増大と直列抵抗分を減らす仁とができ
る。このキャパシタンスはチップの裏面を全面使用する
ため大容量として使用することができる。
〔実施例４〕
第５図は本発明の他の一実施例を示す断面図である。
１３はリードフレーム、１９はリードフレーム１３０表
面に形成した誘電性物質であって、鉄、鋼などの金属か
らなるリードフレームの表面を酸化することＫよ？）、
Ｓｉｎ、などをデポジットすることによｐ、８ｉ等をデ
ポジットして酸化することにより、あるいはポリイミド
系樹脂などを塗布することにより形成す１７ｙ仁とがで
きる゛。
面に形成した誘電性物質であって、鉄、鋼などの金属か
らなるリードフレームの表面を酸化することＫよ？）、
Ｓｉｎ、などをデポジットすることによｐ、８ｉ等をデ
ポジットして酸化することにより、あるいはポリイミド
系樹脂などを塗布することにより形成す１７ｙ仁とがで
きる゛。
１１は半導体チップであシ、導電性接着剤１６を用いて
誘電性物質膜１９の形成されたリードフレーム１３上に
固定することにより、半導体基板１１と、リードフレー
ム１３との間でキャパシタンス（容量素子）を構成する
。
誘電性物質膜１９の形成されたリードフレーム１３上に
固定することにより、半導体基板１１と、リードフレー
ム１３との間でキャパシタンス（容量素子）を構成する
。
〔実施例５〕
第６図は本発明の他の一実施例を示す断面図である。
１１は半導体チップ、１３はリードフレーム、２０は誘
電性の接着膜であって、この誘電性接着膜によシ半導体
チップとリードフレームとの間でキャパシタンスを構成
できる。
電性の接着膜であって、この誘電性接着膜によシ半導体
チップとリードフレームとの間でキャパシタンスを構成
できる。
〔利用分野〕
本発明はリードフレームを用いる半導体装置に適用する
ことができ、ＩＯ２単体素子を問わずに利用することが
できる。
ことができ、ＩＯ２単体素子を問わずに利用することが
できる。
第１図、第２図は本発明の一実施例を示し、このうち第
１図は半導体装置の斜面図、第２図は同Ａ −Ａ’ 視
断面図である。 第３図〜第６図は本発明の他の各実施例を示す断面図で
ある。 第７図及び第８図はこれまでの容量素子の例を示す正面
断面斜面図である。 １１・・・半導体チップ、１２・・・素子、１３・・・
ＩＪ−ド７レーム、１４・・・タブ釣シリード、１５・
・・絶縁膜、１６・・・接剤部材、１７・・・ｐ＋型型
数散層１８・・・ｎ＋型型数散層１９・・・絶縁膜。 第 １ 図 第 ２ 図 ／Ｊ 第 ３ 図 第４図 第 ５ 図 第 ６ 図 第 ７ 図 ｓ８図
１図は半導体装置の斜面図、第２図は同Ａ −Ａ’ 視
断面図である。 第３図〜第６図は本発明の他の各実施例を示す断面図で
ある。 第７図及び第８図はこれまでの容量素子の例を示す正面
断面斜面図である。 １１・・・半導体チップ、１２・・・素子、１３・・・
ＩＪ−ド７レーム、１４・・・タブ釣シリード、１５・
・・絶縁膜、１６・・・接剤部材、１７・・・ｐ＋型型
数散層１８・・・ｎ＋型型数散層１９・・・絶縁膜。 第 １ 図 第 ２ 図 ／Ｊ 第 ３ 図 第４図 第 ５ 図 第 ６ 図 第 ７ 図 ｓ８図
Claims (1)
- 【特許請求の範囲】 １、半導体チップと、上記チップが支持されたリードフ
レームと、上記チップの全部及びリードフレームの一部
を包囲するパッケージ部材とからなる半導体装置であっ
て、上記半導体チップの裏面とリードフレームとの間に
誘電物質又は空乏層を介在させることを特徴とする容量
素子を有する半導体装置。 ２、上記半導体チップの裏面とリードフレームとの間に
誘電物質として半導体酸化膜を介在させた特許請求の範
囲第１項に記載の容量素子を有する半導体装置。 ３、上記半導体チップの裏面側にｐｎ接合を形成するこ
とにより空乏層を介在させた特許請求の範囲第１項に記
載の容量素子を有する半導体装置。 ４、上記容量素子は対グランド容量として使用されてい
る特許請求の範囲第１項に記載の容量素を有する半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110318A JPS61269317A (ja) | 1985-05-24 | 1985-05-24 | 容量素子を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110318A JPS61269317A (ja) | 1985-05-24 | 1985-05-24 | 容量素子を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269317A true JPS61269317A (ja) | 1986-11-28 |
Family
ID=14532678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110318A Pending JPS61269317A (ja) | 1985-05-24 | 1985-05-24 | 容量素子を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269317A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012398A1 (en) * | 1995-09-29 | 1997-04-03 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
-
1985
- 1985-05-24 JP JP60110318A patent/JPS61269317A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012398A1 (en) * | 1995-09-29 | 1997-04-03 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
| US5895966A (en) * | 1995-09-29 | 1999-04-20 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
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