JPS61269290A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ワード線の立下り時を検出してワード線の立下り時のみ
ワード線の放電回路を作動させるようにした放電電流制
御回路を有する半導体記憶装置である。

〔産業上の利用可能性〕

本発明は半導体記憶装置に関するものであり、特にワー
ド線のスイッチングの高速化および平均消費電力の低減
を図る半導体記憶装置に関する。

〔従来の技術、および、発明が解決しようとする問題点〕

複数個の負荷半導体回路、例えばメモリ回路を駆動する
駆動回路の高速化を図った半導体回路の駆動回路方式が
すでに知られている（例えば、特開昭５３−４１９６８
号公報）。該駆動回路方式は、エミッタフォロワトラン
ジスタのオフ時の動作時間を短縮するため、エミッタフ
ォロワトランジスタのバイパス電流を増加させるもので
ある。しかしながらこの駆動回路方式においては、電流
スイッチ回路は、少くともワード線のレベルが選択から
非選択に切換った瞬間から充分低レベルに落ちつくまで
の開電流を流し続けるため、消費電力の低減が充分に図
られていないという問題がある。

また、第９図に図示の如く、トランジスタ４１：４２、
および４３　：　４４が交叉状に接続されて成り、ワー
ド線ＷＬ、ＷＬ間に接続されたメモリセル４、定電流源
５、及びワード線ＷＬがエミッタに接続されたｎｐｎ　
　）ランジスタ１１から成るメモリ回路のワード線放電
回路７が知られている。

該ワード線放電回路は、ｎｐｎトランジスタ７１、抵抗
器７２、ｎｐｎ）ランジスタフ３、スイッチング部７６
、電流源７４．７５が図示の如く接続されている。トラ
ンジスタ７３およびスイッチング部７６は放電電流ｉＩ
）の経路を選択するためのものである。このワード線放
電回路は、トランジスタ１１がオンになりワード線ＷＬ
を選択した定常状態および、トランジスタ１１がオフに
なりワード線ＷＬが非選択となる過渡時にトランジスタ
７１がオンとなりトランジスタ７３およびスイッチング
部７６を介して電流源７４から放電電流１Ｄを流すよう
になっている。

しかしながら、上記放電電流１０は本質的に上記過渡時
のみ流れれば良いのであるが、ワード線ＷＬが選択時の
定常状態においても流れ続けることになり、必要以上に
電力が消費されているという問題がある。また上述のＥ
ＣＬ型メ子メモリセル４く飽和型メモリセルを用いた場
合、選択時においても放電電流が流れていることは、メ
モリセル４内の蓄積電荷が増加し、エミッタフォロワ接
続されたトランジスタ１１のオフ時のスイッチング動作
が低下するという問題を招く。

〔問題を解決する手段〕

本発明は、上述の問題を解決すべく、例えば第１図に原
理的なブロック図として示すように、メモリセル４、該
メモリセルのワード線選択用スイッチング素子１、該ワ
ード線選択用スイッチング素子のオフ時に応答し所定の
パルス信号を発生する電流制御回路２、および、該電流
制御回路からのパルス信号に応答して選択から非選択へ
移行する前記ワード線および該ワード線に接続される前
記メモリセルに流れる電流を過渡的に増加させる電流源
３、を具備する半導体記憶装置を提供する。

〔作用〕

前記ワード線選択用スイッチング素子がオフ、すなわち
ワード線を非選択にする時のみを電流制御回路において
検出し、所定のパルス信号を出力する。電流源はかかる
パルス信号に応答して過渡的に選択から非選択に移るワ
ード線に接続されるメモリセルに放電電流を流し、メモ
リセルの選択電位（高レベル）を急速に非選択電位（低
レベル）に下げるようにする。

〔実施例〕

以下本発明の実施例について述べる。

第２図は本発明の第１の実施例の半導体記憶装置の回路
図を示す。第２図において、トランジスタ４１〜４４が
交叉状に接続されて成るＥＣＬメモリセル４および該メ
モリセル４の保持電流ｉＨを提供する定電流源５、およ
びワード線スイッチング素子１としてのｎｐｎ型エミッ
タフォロワ・トランジスタ１１は第９図に図示の従来の
回路と同様である。インバータ２１キヤパシタ２２およ
び抵抗器２３が第１図の電流制御回路２の一例を示す。

インバータ２１はトランジスタ１１のベースに接続され
ており、トランジスタ１１のベースに印加される電圧を
反転する。キャパシタ２２と抵抗器２３とで微分回路を
構成している。電流源３として、ｎｐｎ　　）ランジス
タ３１および抵抗器３２が設けられている。

第２図に図示の回路の動作を第３図（ａ）（ｂ）に図示
の信号波形図を参照して説明する。

先ずワード線ＷＬを選択する場合、トランジスタ１１の
ベースに印加されるノードＡの電位がハイレベルとなり
トランジスタ１１がオンされワードｖＡＷＬ及び図示し
ない回路によりワード線ＷＬが選択され、メモリセル４
内に情報が書込れる。

メモリセル４に書込れた情報は定電流源５から供給され
る保持電流により保持される。インバータ２１で反転さ
れた電圧は微分回路（２２，２３）で負の電圧に微分さ
れるが、トランジスタ３１のベースが負電圧ゆえ、トラ
ンジスタ３１はオフのままであり、放電電流ｔｏは流れ
ない。エミッタフォロワ・トランジスタ１１の上記オン
動作は迅速に行なわれる。

次に、第３図（ａ）に図示の如くノードＡの信号ＳＡが
立下った場合、従来同様トランジスタ１１はオフ動作に
入る。一方、インバータ２１で反転された信号ＳＡが微
分回路２２．２３で微分されノードＢにおいて第３図（
ｂ）に図示の如き微分信号Ｓｌｌとなる。この微分信号
ＳＩｌはトランジスタ３１のしきい値Ｖｔｈより大きい
振幅を有しているものとする。従って期間τにおいてト
ランジスタ３１がオンされる。トランジスタ３１のオン
動作はトランジスタ１１のオフ動作よりも高速に行なわ
れる。また、トランジスタ３１が期間τにおいてオンさ
れることにより流れる放電電流ｉ、は従来の場合より太
き（、トランジスタ１１を高速にターンオフさせるのに
充分な値にしておく。

かかる放電電流１０を過渡的に印加することにより、ワ
ード線の選択から非選択へ移行する時のエミッタフォロ
ワ・トランジスタ１１のオフ動作を高速に行なわせ、メ
モリセル部の高電位を高速に引下げることが可能となる
。

保持電流ｉＨに重畳される放電電流の振幅は従来に比し
て大きい。しかしながら放電電流ｉｏが流れる期間はオ
フ時の非常に短期間にすぎない。

従って定常状態においても保持電流と放電電流の和とし
ての定電流を流し続ける従来の回路に比し消費電力を低
減させることが可能となる。

キャパシタ２２および抵抗器２３から成る微分回路は上
述の如く、電流源のトランジスタ３１を流れる放電電流
１Ｉｌｌが所定の振幅であり、且つ一定の時間τにわた
って流れ得るように定める。

以上の実施例においては、ワード線選択用エミッタフォ
ロワ回路としてｎｐｎ　　）ランジスタ１１を用いた場
合について述べたが、ｐｎｐ　　トランジスタを用いた
エミッタフォロワ回路にあっては、オン時とオフ時の信
号レベルが逆になることは云うまでもなく、その動作原
理は前述と同様である。以下の実施例においても同様で
ある。

第４図に本発明の第２実施例の半導体記憶装置の回路図
を示す。第４図に図示の回路は、第２図に図示の回路に
対し、インバータ２１およびキャパシタ２２と並列に抵
抗器２４を付加的に接続する一方、保持電流用の電流源
５を削除したものである。

第４図に図示の回路の動作を述べる。ワード線選択時、
ノードＡのハイレベルに応答して抵抗器２４を流れる電
流によりトランジスタ３１がオンされ、従来と同等の保
持電流をメモリセル４に流す。かかポ保持電流はワード
線選択期間にわたって流れ続ける。一方、ワード線オフ
時は、前述の如く、微分回路（２２，２３）により規定
されるオン電圧がトランジスタ３１のベースに重畳され
、上記トランジスタ１１およびメモリセル４に第２図に
おける場合と同様の放電電流を流す。これにより、第２
図の回路の場合と同様、ワード線オフ時のスピードが向
上し、消費電力が低減できる。

さらに第４図に図示の回路は定電流源５が削除できるか
ら、第２図の回路に比し、一層回路が簡単になっている
。

以下の実施例において、保持電流を供給するためのバイ
パス抵抗器２４が設けられた場合は、保持電流用の定電
流源５は削除し得るものとする。

第５図に本発明の第３実施例による半導体記憶装置の回
路図を示す。第５図において、一般にワ−ド線選択用ト
ランジスタ１１の前段に、抵抗器６１，６２、ｎｐｎ　
　トランジスタ６３．６４および定電流源６５が図示の
如く接続されて成るＥＣＬゲート回路によるドライバ回
路が設けられていることに鑑み、第２図および第４図に
おいてトランジスタ１１のオフ時の反転信号を検出すべ
くインバータ２１を設けていたことに代えて、ＥＣＬゲ
ート回路６のノードＡからトランジスタｌｌのベースに
接続されている信号と反転した信号をＥＣＬゲート６の
ノードＣから直接とり出し、トランジスタ２５を作動さ
せるようにしたものである。

ｎｐｎ　トランジスタ２５のオン時の動作スピードは速
いから、上記同様ワード線非選択時のトランジスタ１１
およびメモリセル４のオフ動作を向上させることが可能
である。またバイパス抵抗器２４を設けた場合は、定電
流源５は削除可能となる。

第６図は本発明の第４実施例としての半導体記憶装置の
回路図である。第６図に図示の回路は、トランジスタ１
１の反転信号を検出するため、トランジスタ１１のコレ
クタに接続された抵抗器２５の降下電圧をノードＤにお
いて検出しｎｐｎ　　）ランジスタ２６のベースに印加
し、トランジスタ１１のオフ時を検出するものである。

その動作原理は上述の実施例と同様である。

第７図は本発明の第５実施例としての半導体記憶装置の
回路図である。第７図の図示の回路においては、トラン
ジスタ１１の反転信号を検出するため、ＰチャネルＭＯ
３）ランジスタ２７を図示の如く接続したものである。

その動作原理は上述の実施例と同様である。

第８図は本発明のさらに他の実施例としての半導体記憶
装置の回路図である。第８図に図示の回路においても、
トランジスタ１１の反転信号を検出するため、トランジ
スタ１１のベース側に抵抗器２５およびｐｎｐ　　トラ
ンジスタ２８を図示の如く接続したものである。この回
路の動作原理も上述の実施例と同様である。

以上の実施例においては、ＥＣＬメモリセルおよびワー
ド線選択用スイッチング素子としてｎｐｎトランジスタ
を用いた場合について述べたが、本発明は種々のバイポ
ーラ型メモリセル、およびＭＯ８型メモリセルにも適用
し得ることは云うまでもない。

〔発明の効果〕

以上に述べたように本発明によれば、メモリセルのワー
ド線非選択時のオフ時間を短縮でき、記憶装置のアクセ
ス時間の小さくすることができる。

また本発明によれば、消費電力を大幅に低減することが
でき、半導体記憶装置の大集積化を促進する。さらに本
発明によればメモリ保持用定電流源を削除することがで
きるので、集積度の向上に寄与するという効果を奏する
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例としての回路図、第３図（
ａ）（ｂ）は第２図回路における信号波形図、 第４図〜第８図は本発明の他の実施例としての回路図、 第９図は従来の回路図、である。 （符号の説明） １・−・ワード線スイッチング素子、 ２−・・電流制御回路、 ３・−電流源、 ４・−・メモリセル、 ５−・定電流源、 ６−・ＥＣＬドライバ回路。

Claims (1)

1. 【特許請求の範囲】 １、メモリセル、 該メモリセルのワード線選択用スイッチング素子、 該ワード線選択用スイッチング素子のオフ時に応答し所
   定のパルス信号を発生する電流制御回路、および、 該電流制御回路からのパルス信号に応答して選択から非
   選択へ移行する前記ワード線に接続される前記メモリセ
   ルに流れる電流を過渡的に増加させる電流源、 を具備する半導体記憶装置。 ２、前記電流制御回路が前記スイッチング素子のオフ時
   に応答して所定のパルス信号を発生する微分回路を有す
   る、特許請求の範囲第１項に記載の半導体記憶装置。 ３、前記電流制御回路が前記スイッチング素子のオフ時
   に応答して所定のバイパス電流を前記電流源に印加する
   電流バイパス素子を具備し、前記電流源が該電流バイパ
   ス素子からの電流および前記パルス信号の和に応答した
   電流を前記スイッチング素子および前記メモリセルに供
   給する、特許請求の範囲第１項又は第２項に記載の半導
   体記憶装置。