JPS61269081A - Icのテスト方式 - Google Patents

Icのテスト方式

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Publication number
JPS61269081A
JPS61269081A JP60110385A JP11038585A JPS61269081A JP S61269081 A JPS61269081 A JP S61269081A JP 60110385 A JP60110385 A JP 60110385A JP 11038585 A JP11038585 A JP 11038585A JP S61269081 A JPS61269081 A JP S61269081A
Authority
JP
Japan
Prior art keywords
linear
execution control
tester
control table
column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60110385A
Other languages
English (en)
Inventor
Yoji Yamaki
八巻 洋二
Hiroshi Horino
堀野 寛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60110385A priority Critical patent/JPS61269081A/ja
Publication of JPS61269081A publication Critical patent/JPS61269081A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26Functional testing
    • G06F11/261Functional testing by simulating additional hardware, e.g. fault simulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、リニアICのテスト方式に係り。
特に1回路シミエレータの出力結果とサンプルXCの応
等の測定値とをリニアICテスタで利用することKよる
ICのテスト方式に関する。
〔発明の背景〕
9 =アICの多機能、高集積化が進むKつれて増大す
るテスト工数が問題とな9てきている。
この原因として、リニアICの判定基準設定のむつかし
さがある。ノーマン、ジエイ、エリアス(NORMAN
 J、兄り工A8)による文献「アイイーイーイートラ
ンザクシ■ンズ、オン、サーキツツ、アンド、システム
ズ」(工11i11!I TRAN8ACTXOIIB
 ON C工RC1[Te AND BXBTHMB 
) 、 (Won。
Ca8−26.No、 7 、 JULY1979 、
 I)i)515〜517)における「自動アナログテ
スト開発への統計的シミa l/ −X/ W 7の応
用J(The Applicationof Btat
isticaI Simulation to Aut
omatedAnalog Te5t Develop
ment )と雇する論文には統計回路シミ為し−ジ嘗
ンを利用し5回路設計あるいはテスト仕様作成を行う報
告がなされている。すなわち設計した回路に統計回路シ
ミaレージ冒ンを施し、得られた出力値を基にした設計
回路素子定数等の変更、あるいは出力として観測すると
テスト効率の向上する対象を選択する等の手法に統計回
路シミエレーシ冒ンが有効であると主張している。これ
は、半導体プロセスは1時々刻々と変化する性質のもの
であり従って物理量である回路素子定数も常に変動して
おり、統計回路シミエレーシ1ンがこの点を考慮したシ
ミエレーシ璽ンであるからである。
一方、近年、デジタル回路およびアナログ回路の高集積
化、多機能化によるテスト仕様作成工数の増大が問題と
なりており、最近のCAT(computer Aid
ed Testing )の分野でも簡易な(以下余白
) テスト仕様の作成方式確立への要求が高まっている。
〔発明の目的〕
本発明の目的は、テストの対象となるリニアICの回路
シミエレーシ冒ンの出力とサンプルICの応答値とを簡
易にリニアICテスタへ適用する方式を提供することに
ある。
〔発明の概要〕 回路シミエレーシ冒ンの出力を簡易にリニアICテスタ
へ適用する為に、本発明は、回路シミエレーシ曹ンを行
うシステムとリニアICテストシステムの両システムに
共通な実行制御テーブルを設けたものである。このテー
ブルの記述を出来るだけ簡易に行うためには、実行制御
テーブルのリニアICテスタのハードウェア依存性を取
除く必要がある。マトリクス形式のリレーを用い−るこ
とにより柔軟な信号源等の割り当てが可能となり、上記
問題点を解決できる。
〔発明の実施例〕
以下、本発明の一実施例を図面を用いて説明する。
第1図はリニアICテスタを用いたリニアICのテスト
構成である。リニアICテスタlは、被測定対象である
リニアIC3とリニアICテスタ1とのインタフェース
であるソケットボード2に対して、信号の印加および観
測を行う。
この観測値が、予め用意されている期待値範囲内であれ
ば、リニアICは良品であり1期待値範囲外であれば不
良品となる。これらの実行制御処理は、マイクロコンビ
エータシステム5の実行制御プログラム7が、実行制御
テーブル14を参照しつつ行う。
次に、第2図により、この実行制御テーブル14の構成
内容を説明する。a番目のテストステップを単位テスト
テーブル31に示した。inの列は、ソケットボードの
外部信号線番号、bの列は印加電圧あるいは電流、Cの
列は観測対象属性指定(電流、電圧等)、dの列は期待
値範囲の上限、eの列は期待値範囲の下限、fの列は観
測値1gの列は良品(例えば@)あるいは、不良品(例
えば1)の表示という内容である。
この実行制御テーブル14のテスト前の状態すなわち初
期状態においては、f列の観測値とg列の良品/不良品
表示は初期化されている。この状態からテストが開始さ
れるとして、第3図を用いて、実行制御プログラムの処
理手順を次に説明する。
処理41は、b列にて指定された信号を対応するソケッ
トボードの外部信号線に印加するものである。処理42
は、0列にて指定のある属性を観測し、対応するf列に
その観測値を書込むものである。処理43は、この観測
値が対応するd列の期待値範囲の上限以下およびe列の
期待値範囲の下限以上であるか判定し、範囲内ならば良
品、範囲外ならば不良品という表示を対応するg列に書
き込むものである。
次に、第4図により前述の実行制御テーブル14のす、
c、d、eの決定方式について説明する。bおよびCは
リニアIC3の入力と出力の仕様から人手で与える。本
決定方式の構成は、この状態を初期状態とする実行制御
テーブル14、ソケットボード2とリニアIC3をシミ
ュレーシ璽ン用にモデル化した被測定対象モデル11、
回路シミユレータ12およびシミエレーシ曹ンコントロ
ールプログラム13カラ成る。
シミエレーシ冒ンコントロールプログラム13は実行制
御テーブル14のb列で指定されるところの印加信号を
被測定モデル11に印加指定し、かつ、実行制御テーブ
ル14の0列で指定されるところの観測対象属性を観測
指定して回路シミユレータ12を起動する。起動された
回路シミユレータ12は、被測定対象モデル11に対し
、指定された値および、指定された属性を、各々、対応
するソケットボードの外部信号線に対して擬似的に入力
し、回路シミユレータで応答期待値を計算する。この時
、被測定モデル110回路規模が小さく、統計解析を行
なえる場合は統計解析を行なう。統計解析が処理時間が
長く適用困難な時はノミナル値の算出のみを行なう。こ
れらの応答期待値をシミエレーシ璽ンコントロールプロ
グラム13に返す。シミュレーシ菖ンコントロールプロ
グラムは実行制御テーブルのd列、e列の期待値範囲上
限と期待値範囲下限に回路シミーレータで求めた応答期
待値を書き込む。
ただし、ノミナル値のみを求めた場合は、d列とe列に
同一な値(ノミナル値)を書き込む。
一方、第2図14の実行制御テーブルのd列。
e列が未記入の状態のものを第1図に示すリニアICテ
スタへかけ、適当な数のサンプルICの応答出力値を測
定する。各サンプルごとに第6図に示す測定結果テーブ
ル51を第1図5で示すマイクロコンビ為−夕で作成す
る。測定結果テーブル51のa番目のテストステップの
ステップ測定結果テーブル52のsnの列は、ソケット
ボードの外部信号線番号、bの列はリニアICテスタに
よる観測結果値(応答出力値)である。
なお、この観測を行なう時、第2図14の実行制御テー
ブルのa’、sn列、b列、0列に基づいてサンプルI
Cヘテスタは入力、観測する。
票3図に示す処理で求めた期待値範囲上限、下限が記入
しである実行制御テーブルと適当な数のサンプルICに
対する第6図に示す測定結果テーブルとを基に統計処理
を行ない、リニアICをテストする時に使用する実行制
御テーブル14を作成する。すなわち、適当な数のサン
プルICに対する測定結果テーブルの各テストステップ
の各ソケットボードの端子ごとに観測値の平均値9分散
等を求め、第3図の処理で求めた期待値範囲の上限、下
限値を適当な荷重をかけ、先に述べた平均値9分散を修
正する。この値を基にリニアICをテストする時に使用
する実行制御テーブル14の期待値範囲の上限、下限値
を求め記入する。
最後に、実行制御テーブル14を、リニアICテスタ1
のハードウェア構成に非依存とする為のリニアICテス
タ1の構成例を、第5図により説明する。F1〜nは、
電流駆動と電圧駆動の切替可能かつ、プログラマブルな
電源である。
S1〜nは、電流測定と電工測定の切沓可能な測定器で
ある。これらのロケの電源とロケの測定器は、0行に列
のマトリクス形式の接点接続型リレー21を介して、ソ
ケットボードのに本の外部信号線と自由に接続可能とな
っている。この様な構成にすれば、n>kである限りハ
ードウェアの構成を意識することなくソケットボードに
対し、信号の印加および観測が可能となり、ハードウェ
ア非依存の実行制御テーブル14が実現可能となる。
また、新たに別種のプログラマブルな信号源等をテスタ
に追加したい場合にも、これら信号線の出力波形の属性
を、実行制御テーブルに記述可能な表記を用意し、実行
制御プログラム7に解釈機能を設ければ、容易に実現可
能である。
以上、簡単な実行制御テーブル14により、リニアIC
のテストが可能な方式を説明した。本実施例に依れば、
シミニレ−ターを実際的に利用し半導体製造プロセスに
柔軟に対応したテスト構成が簡易に実現出来る。
〔発明の効果〕
本発明によれば、統計解析シミュレータの出力結果をテ
スト仕様とし、これを簡易に実テスタで利用出来ること
から、早期にテスト仕様を収束することが可能となる為
に、テスト工数の大幅な低減が可能である。
【図面の簡単な説明】
第1図は本発明の一実施例のリニアICテストシステム
の構成図、第2図は、実行制御テーブル図、第3図は、
実行制御プログラムの処理手順図、第4図は、実行制御
テーブル決定構成図、第5図は、リニアICテスタの内
部構成図!0第6図は、サンプルICの測定結果テーブ
ル構成図である。 1・・・リニアICテスタ 2・・・ソケットボード3
・・・リニアIC 7・・・実行制御プログラム 14・・・実行制御テーブル 31・・・巣位テストテーブル 11・・・被測定対象モデル 12・・・統計回路シミ島レータ 愼、3閏 第 1 図 4+  1 −

Claims (1)

    【特許請求の範囲】
  1. 1、リニアICのテストシステムと回路シミュレーショ
    ンシステムとから成るシステムに於いて、共通な実行制
    御テーブルを設けたことを特徴とするICのテスト方式
JP60110385A 1985-05-24 1985-05-24 Icのテスト方式 Pending JPS61269081A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60110385A JPS61269081A (ja) 1985-05-24 1985-05-24 Icのテスト方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60110385A JPS61269081A (ja) 1985-05-24 1985-05-24 Icのテスト方式

Publications (1)

Publication Number Publication Date
JPS61269081A true JPS61269081A (ja) 1986-11-28

Family

ID=14534463

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60110385A Pending JPS61269081A (ja) 1985-05-24 1985-05-24 Icのテスト方式

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JP (1) JPS61269081A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010127720A (ja) * 2008-11-26 2010-06-10 Toyota Motor Corp 動特性検査装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010127720A (ja) * 2008-11-26 2010-06-10 Toyota Motor Corp 動特性検査装置

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