JPS61265643A - 実行マイクロ命令再アクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ概　要〕 高速制御メモリＨＣ３と中速制御メモリ４ｃｓを併用し
たマイクロプログラム制御の計算機において、ＨＯ２及
びＬＣ３をアクセスする各アドレス・レジスタに、その
アドレスがＨＯ２とＬＣ３のどちらのものであるかを指
示するフラグ情報をセットし、マイクロ命令の実行中断
時に、実行アドレスをそのフラグ情報と共に保持させる
ことにより、既に実行したマイクロ命令を再マクセスす
ることを可能にした。

〔産業上の利用分野〕

本発明は、先頭アドレスのマイクロ命令が格納されてい
る高速制御メモリとその他のアドレスのマイクロ命令が
格納されている中速制御メモリを併用したマイクロプロ
グラム制御の計算機において、トラップバックやりトラ
イバツク処理、又はエラー処理等でそれまで実行された
マイクロ命令を再アクセスする場合の実行マイクロ命令
再アクセス制御方式に関する。

近年、半導体技術の著しい進歩に伴ない、メモリの低価
格化が進んで来たこと、又設計の容易性と制御の変更の
容易性から、マイクロプログラム制御の計算機でアーキ
テクチャを採用したマシンが増加している。

そして、マイクロプログラム制御のデータ処理装置にお
いては、マイクロプログラム処理の範囲が増大するに伴
い制御メモリの量も増大する様になると、アクセス時間
を短縮する為に高速のメモリの使用が必要となってきた
。更に、データ処理の高速化の要求により、一層高速の
メモリを使用することが必要となってきた。

然しなから、高速のメモリは高価であることから、高速
のメモリを多量に使用するデータ処理機構のコストは、
極めて高いものとなる。この為、高価な高速のメモリの
使用を少くしてしがち高速な処理が可能なマイクロプロ
グラム制御方式が、要求されていた。

〔従来の技術〕

第３図は、前述の要求を達成すべく同一出願人によって
提案されたマイクロプログラム・アクセス方式（特願昭
５８〜２１２０１４）の原理を示したものである。

第３図において、２１０は１マシン・サイクルでアクセ
ス可能な高速制御メモリ　（ＨＣＳ）で、１つの機械語
命令を実行するための一連のマイクロ命令中の先頭アド
レスのマイクロ命令だけが格納されている高速小容量の
制御メモリである。

２２０は１マシン・サイクルではアクセス出来ない中速
制御メモリ　（ＬＣ３）で、先頭アドレスを除いたそれ
以後のアドレスのマイクロ命令が格納されている中速大
容量の制御メモリである。ＬＣ３２２０は、偶数アドレ
スのマイクロ命令が格納されているメモリ・バンクＬＣ
３（Ｅ）２２１と奇数アドレスのマイクロ命令が格納さ
れているメモリ・バンクＬＣ３（０）２２２を備えてい
る。

２３０は高速制御メモリアドレス・レジスタ（ＨＣＡＲ
）で、ＨＣ３２１０をアクセスするアドレスがセットさ
れる。

２４０は中速制御メモリアドレス°レジスタ（ＬＣＡＲ
）部で、ＬＣ３（Ｅ）２２１をアクセスするアドレスが
セットされるＬＣＡＲ（Ｅ）２４１及びＬＣ３（０）２
２２をアクセスするアドレスがセットされるＬＣＡＲ（
０）２４２を備えている。

次に、第３図の動作を、第４図を参照して説明する。第
４図は第３図の動作タイミング・チャートで、上段の０
．１．２等はマシン・サイクルを示し、各段のＡ−Ｄは
各アドレス・レジスタの各マシン・サイクルにおけるア
ドレスの内容を示す。

マイクロ命令に対する先頭アドレスＡは、ＨＣＡＲ２３
０及びＬＣＡＲ（Ｅ）２４１の両者にセットされ、マシ
ン・サイクル（０）においてＨＣ８２１０及びＬＣ３（
Ｅ）２２１が同時にアクセスされる。それと共に、ＬＣ
ＡＲ（０）２４２にＬＣ５（０）２２２をアクセスする
アドレスＢがセットされる。

ＨＣ３２１０は、１マシン・サイクルで読み出しが可能
な高速メモリであるので、マシン・サイクル（１）にお
いてアドレスＡに対するマイクロ命令を読み出して、デ
ータレジスタ（ｃＳ　Ｄ　Ｒ。

図示せず）に格納する。

一方、ＬＣＳ　（Ｅ）２２１は、読み出しに２マシン・
サイクルを要する中速メモリであるので、マシン・サイ
クル（２）においてアドレスＡに対するマイクロ命令を
読み出して、Ｃ３ＤＲに格納する。それと共に、ＬＣＡ
Ｒ（Ｅ）２４１に次のアドレスＣがセットされる。

ＬＣＳ　（０）２２２は、マシン・サイクル１において
アドレスＢでアクセスされると、２マシン・サイクル後
のマシン・サイクル（３）においてアドレスＢに対する
マイクロ命令を読み出してＣ３ＤＲに格納する。それと
共に、ＬＣＡＲ（０）２４２に次のアドレスＤがセット
される。

以下、ＬＣＳ　（Ｅ）２２１及びＬＣＳ　（０）２２２
が交互にアクセスされる。これにより、先頭のマイクロ
命令がＨＣ３２１０により１マシン・サイクルで読み出
され、次のマシン・サイクルからは、ＬＣｓ　（Ｅ）２
２１及びＬＣＳ　（０）２２２が交互にアクセスされて
、実行上１マシン・サイクルで各マイクロ命令が読み出
される。

以上の様に、先頭アドレスのアイクロ命令を格納するだ
けの小容量のＨＣ３２１０と他のアドレスのマイクロ命
令を格納するＬＣ３２２０を併用することにより、全体
の制御メモリを高速制御メモリＨＣ３で構成したと同等
の高速アクセスを低コストの制御メモリで実現すること
が出来る。

〔発明が解決しようとする問題点〕

前述のＨＯ２とＬＣＳを併用した先願の方式は、低コス
トの制御メモリにより、全体が高コストのＨＯ２で構成
されたと同様に実行上１マシン・サイクルで各制御メモ
リのマイクロ命令をアクセスすることが可能になる反面
、次の様な問題がある。

即ち、前述の方式においては、マイクロ・プログラムは
シーケンシャルな形で格納されているわけでなくＨＣ３
２１０とＬＣＳ　２２０の２つの制御メモリにまたがっ
て存在している。各メモリ・アドレスの制御及び構成も
各制御メモリによって異なっている。この為、例外処理
終了後のトラップバックやりトライバツク処理又はエラ
ー処理等によってマイクロ・プログラムの再試行が必要
となった時、単純に一度実行してしまったマイクロ命令
のアドレスをたどって再び元の実行時のアドレスを求め
ることは、実際上出来ないという問題があった。

特にエラー処理の場合、単位容量当りのソフト・エラー
率は、高速のＨＣ８Ｏ方がはるかに高く、いかに小容量
といえども無視できない数のエラーが発生していた。然
るに、従来の方式ではエラーの発生したＨＯ２又はＬＣ
Ｓのマイクロ命令を再アクセス出来ないので、エラー処
理によってエラーが修正されても、その修正データを元
のＨＯ２又はＬＣＳに再書き込みすることが出来ないと
いう問題があった。

Ｅ、　　（１￥ｌｆｆ題点を解決するための手段〕従来
のマイクロプログラム・アクセス制御方式における前述
の問題点を解決する為に本発明の講じた手段を、第１図
を参照して説明する。第１図は、本発明の構成をブロッ
ク図で示したものである。

第１図において、１１０は１マシン・サイクルでアクセ
ス可能な高速制御メモリ　（ＨＯ２）で、第３図のＨＣ
３２１０と同様に、一連のマイクロ命令中の先頭アドレ
スに対するマイクロ命令だけが格納されている高速小容
量の制御メモリである。

１２０は１マシン・サイクルではアクセス出来ない中速
制御メモリ（Ｌ　ＣＳ）で、第３図のＬＣ３２２０と同
様に、先頭アドレスを除いたそれ以後のアドレスのマイ
クロ命令が格納されている中速大容量の制御メモリであ
る。

１３０は高速制御メモリアドレス・レジスタ（ＨＣＡＲ
）で、ＨＯ２１１０をアクセスするアドレスがセットさ
れる。

１４０は、中速制御メモリアドレス・レジスタ（ＬＣＡ
Ｒ）部で、ＬＣＳ　１２０をアクセスるアドレスがセッ
トされる。

ＨＣＡＲｌ　３０及びＬＣＡＲ部１４０にはフラグ部Ｈ
Ｌが設けられ、そのアドレスがＨＣ３ＩＩＯ又はＬＣＳ
　１２０のどちらのものであるかを指示するフラグ情報
がセントされる。

１５０は再アクセスアドレス・レジスタ（ＲＡＡＲ）部
で、ＨＣＡＲｌ　３０又はＬＣＡＲ部１４０にある再ア
クセスの対象となるマイクロ命令に対するアドレスをそ
のフラグ情報と共に保持する再アクセスアドレス・レジ
スタ（ＲＡＡＲ）１５１を少くとも１組有している。

１６０は再アクセス制御手段（ＲＡＣＭ）で、ＲＡＡＲ
部１５０の中から再アクセス・アドレスがセットされて
いるＲＡＡＲを選択し、再アクセス信号が入力されると
、ＲＡＡＲのフラグ情報の指示に従って所定のＨＣＡＲ
１３０又はＬＣＡＲ部１４０にＲＡＡＲのアドレスをそ
のフラグ情報と共にセットする。

なお、第１図は本発明の構成の原理を示すもので、実際
の制御方式においては、構成の一部が重複する場合があ
る。

〔作　用〕

ＨＣＡＲ１３０及びＬＣＡＲ部１４０によりＨＣ８１１
０及びＬＣ３１２０をアクセスして、実行上１マシン・
サイクルで各制御メモリのマイクロ命令の呼び出しが行
われることは、第３図及び第４図の従来方式と同様であ
る。

いま、何らン、・の例外処理やエラー処理等を行う事態
が発生した場合は、ＨＣＡＲ１３０又はＬＣＡＲ部１４
０にあって前記処理の終了後に再アクセスの対象となる
マイクロ命令に対するアドレスが、そのフラグ情報と共
にＲＡＡＲ部１５０中の所定のＲＡＡＲ（１５１）に保
、持される。

例外処理やエラー処理が終了すると、中断したマイクロ
命令に対する再アクセスを指示する再アクセス信号がＲ
ＡＣＭＩ　６０に入力される。

ＲＡＣＭＩ　６０は、ＲＡＡＲ部１５０の中から再アク
セス・アドレスがセントされているＲＡＡＲ（１５１）
を選択し、再アクセス信号を受けると、ＲＡＡＲ（１５
１）のフラグ情報の指示に従って所定のＨＣＡＲ１３０
又はＬＣＡＲ部１４０にＲＡＡＲ（１５１）のアドレス
をそのフラグ情報と共にセットする。

以上の様にすることにより、例外処理発生時やエラー検
出時等において、既に実行したマイクロ命令がＨＯ２１
１０とＬＣ３１２０のどちらに格納されていても、例外
処理やエラー処理終了後それらのマイクロ命令を容易に
再アクセスして、再試行したりエラー処理により修正さ
れたデータの再書き込みを行うことが出来る。

〔実施例〕

本発明の一実施例を、第２図を参照して説明する。第２
図は、本発明の一実施例の構成をブロック図で示したも
のである。

（構成の説明） 第２図において、ＨＯ２１１０、ＬＣＳ　１２０、ＲＡ
ＡＲ部１５０．ＲＡＣＭ１６０については、第１図で説
明した通りである。

ＨＣＡＲ１３０とＬＣＡＲ部１４０は、共通の制御メモ
リアドレス・レジスタ（ｃＳ　Ａ　Ｒ）部１７０中に包
含される。Ｃ３ＡＲ部１７０において、１７１は現制御
アドレス・レジスタ（ｃＣＡＲ）で、現在実行中のマイ
クロ命令のアドレスがセットされる。ＣＣＡＲ１７１に
はフラグ部ＨＬが設けられ、現在アクセス中の制御メモ
リがＨＯ２１１０とＬＣ３１２０のどちらであるかを指
示するフラグ情報がセットされる。１７２は次制御アド
レス・レジスタ（ＮＣＡＲ）で、次に実行すべきマイク
ロ命令のアドレスがセントされる。１７３は更次制御ア
ドレス・レジスタ（ＭＣＡＲ）で、次の次に実行すべき
マイクロ命令のアドレスがセントされる。ＮＣＡＲ１７
２及び及びＭＣＡＲ１７３には、ＣＣＡＲ１７１と同様
にフラグ部ＨＬが設けられ、各アドレス・レジスタがＨ
Ｃ３ＩＩ０とＬＣ３１２０のどちらに対するものである
かを指示するフラグ情報がセ・ノドされる。

フラグとしては、例えば２ビツトを設けて一方をＨＣ３
ＩＩＯ用、他方をＬＣ３１２０用とし、ＯＯ″はそのア
ドレスが無効であることを示す様にすればよい。

ＣＣＡＲｌ　７１は、マイクロ命令の開始時には先頭ア
ドレスがセットされ、ＨＣＡＲ１３０として機能する、
それ以後はＮＣＡＲｌ　７２及びＭＣＡＲ１７３と共に
ＬＣＡＲ部１４０として機能する。その構成は、第３図
の従来方式と同様であるので、詳細な説明は省略する。

尚、第２図の如（、ＨＣＡＲ１３０とＬＣＡＲ１４０が
兼用される場合は、ＣＣＡＲ１７１の内容をそのフラグ
部ＨＬに応じてＨＯ２１１０及び（又は）ＬＣ３１２０
に送る。又、第１図の様に別々に設ける場合は、夫々か
ら対応する制御記憶ヘアドレスを送る。

ＲＡＡＲ部１５０において、１５２は第１のりトライア
ドレス・レジスタ（ＲＩＣＡＲ）で、現在よりも前に実
行されたアドレスが、そのフラグ情報と共にセットされ
る。１５３は第２のりトライアドレス・レジスタ（Ｒ２
ＣＡＲ）で、現在の前の前に実行されたアドレスが、そ
のフラグ情報と共にセットされる。この操作は、ＣＣＡ
Ｒ１７１の全内容を順次シフトすることにより行われる
。

このＲ＋　　ＣＡＲ１５２及びＲ２ＣＡＲ１５３は、リ
トライバック動作に用いられる。

１５４は第１のトラップアドレス・レジスタ（Ｔ＋ＣＡ
Ｒ）で、ＣＣＡＲ１５１と同じアドレスが、そのフラグ
情報と共にセットされる。１５５は第２のトラップアド
レス・レジスタ（Ｔ２ＣＡＲ）で、ＲＬ　ＣＡＲ１５２
と同じアドレスが、そのフラグ情報と共にセ・フトされ
る。このＴｒＣＡＲ１５４及びＴａ　ＣＡＲ１５５は、
トラップバック動作時に用いられる。

１５６はエラー制御アドレス・レジスタ（ＥＣＡＲ）で
、エラーが発生したデータに対するアドレスが、そのフ
ラグ情報と共にセットされる。

（動作の説明） Ｃ３ＡＲ部１７０によりＨＯ２１１０及びＬＣ８１２０
をアクセスして、実行上１マシン・サイクルで各制御メ
モリ１１０及び１２０のマイク命令の呼び出しが行われ
ることは、第３図及び第４図で説明した従来方式と同様
である。

動作中は、ＣＣＡＲｌ　７１及びＴＩＣＡＲ１５４には
、現在実行中のアドレスがセットされている。ＮＣＡＲ
１７２には、次に実行すべきアドレスがセットされてお
り、Ｔ２ＣＡＲ１７３には、次の次に実行すべきアドレ
スがセットされている。

Ｒ＋　ＣＡＲ１５２、Ｔａ　ＣＡＲ１５５及びＥＣＡＲ
１５６には、前に実行されたアドレスがセットされてお
り、Ｒ２ＣＡＲ１５３には、前の前に実行されたアドレ
スセフ′トされている。各アドレス・レジスタのフラグ
部ＨＬには、セットされているアドレスがＨＯ２１１０
とＬＣ３１２０のどちらのものであるかを指示するフラ
グ情報が、セットされている。

この実施例における実行マイクロ命令再アクセス制御動
作を、トラップバックの場合を例にとって説明する。

マイクロ命令の実行中に何らかの例外処理の為にそれま
でのマイクロ命令が中断されると、トラップ時のマイク
ロ命令及びその次に実行すべきマイクロ命令に対するＣ
ＣＡＲ１７１及びＮＣＡＲ１７２の内容が、Ｔａ　ＣＡ
Ｒ１５５及びＴ＋ＣＡＲ１５４にそれぞれセーブされて
保持される。

例外処理が終了すると、トラップバックを指示する再ア
クセス信号がＲＡＣＭ１６０に入力される。

ＲＡＣＭＩ　６０は、この再アクセス信号を受けると、
Ｔａ　ＣＡＲ１５５及びＴＩＣＡＲｌ　５４を順次選択
してそのアドレスとフラグ情報をＣ３ＡＲ部１７０に転
送し、そのフラグ情報の指示に従って所定のＨＯ２１１
０又ＬＣ３１２０をアクセスするアドレス・レジスタに
セットする。

その場合、フラグ情報の指示に従って、直接に所定のＨ
Ｏ２１１０又はＬＣ３１２０をアクセスするアドレス・
レジスタにセットする他、選択されたＴ２ＣＡＲ１５５
又はＴＩ　ＣＡＲ１５４のアドレスとフラグ情報をその
ままＣ３ＡＲ１７０に転送し、Ｃ３ＡＲ部１７０におい
てそのフラグ情報の指示に従って、所定のアドレス・レ
ジスタにセットする様にしても良い。後者の場合は、Ｃ
８ＡＲ部１７０は、ＲＡＣＭＩ　６０の一部として機能
することになる。

これまでの説明はトラップバックの動作説明であるが、
ＲＩＣＡＲ１５２とＲ２ＣＡＲ’ｌ　５３を使用したり
トライバツクの動作及びＥＣＡＲ１５６を使用したエラ
ー修正データの再書き込み動作も、同様にして行われる
。エラー処理の場合は、エラー処理が終了すると、ＥＣ
ＡＲｌ　５６のアドレス及びフラグ情報によりエラーの
発生したＨＣ３１１０又はＬＣ３１２０のマイクロ命令
がアクセスされ、エラーが修正されたデータの再書き込
みが行われる。

以上の様にして、従来方式のものにおいては実際上出来
なかったトラップバックやりトライバツク、更にエラー
修正されたデータの再書き込みを行うことが出来る。

以上、本発明の一実施例について説明したが、本発明は
この実施例に限定されるものでは無く、他の既に実行し
たマイクロ命令の再アクセス制御方式に通用されるもの
である。ＨＣＡＲ１３０とＬＣＡＲ部１４０を、第１図
に示す様に別個に設けてる様にしても良いことは、もち
ろんである。

又、ＲＡＡＲ部１５０及びＣ３ＡＲ部１７０（ＬＣＡＲ
部１４０も同様）内の各アドレス・レジスタの段数は、
２倍に限定されるものでは無い。

〔発明の効果〕

以上説明した様に、本発明によれば、次の様な諸効果を
生じる。

（イ）ＨＣＡＲｌ　３０及びＬＣＡＲ部１４ｏ（又はＣ
３ＡＲ部１７０）の各アドレス・レジスタに、そのアド
レスがＨＯ２１１０又はＬＣ３１２０（７）どちらに対
するものであるかを指示するフラグ情゛報をセットする
ことにより、トラップ時、リトライ時、エラー検出時等
において、既に実行したマイクロ命令ＨＣＳ　１１０と
Ｉ、ＣＳ　１２０のどちらに入っていても、再アクセス
時に容易に呼び出すことが出来る。

（ロ）エラーがＨＯ２１１０とＬＣ３１２０のどちらに
発生しても、エラー処理によって修正されたデータの再
書き込みを行うことが出来る。

【図面の簡単な説明】

第１図一本発明の構成のブロック説明図、第２図一本発
明の一実施例のブロック説明図、第３図−従来のマイク
ロプログラム・アクセス方式の原理図、 第４図−第３図の動作タイミング・チャー１・。 第１図において、 １１〇−高速制御メモリ（ＨＯ２） １２〇−中速制御メモリ　（Ｌ　Ｃ５）１３〇−高速制
御メモリアドレス・レジスタ（ＨＣＡＲ） １４０−中速制御メモリアドレス・レジスタ部（Ｌ　Ｃ
Ａ、　Ｒ部） １５〇−再アクセスアドレス・レジスタ部（ＲＡＡＲ部
） １５１−再アクセスアドレス・レジスタ（ＲＡＡＲ） １６０−再アクセス￥ＩＪ御手段（ＲＡＣＭ）特許出願
人　　　富　士　通　株式会社第２図

Claims (1)

1. 【特許請求の範囲】 先頭アドレスのマイクロ命令が格納されている高速制御
   メモリ（１１０）とその他のアドレス命令が格納されて
   いる中速制御メモリ（１２０）を併用したマイクロプロ
   グラム制御の計算機における実行マイクロ命令再アクセ
   ス制御方式であつて、（ａ）高速制御メモリ（１１０）
   及び中速制御メモリ（１２０）に対する各アドレス・レ
   ジスタとして、高速及び中速制御メモリ（１１０、１２
   ０）に対するアドレスと共に、そのアドレスが高速又は
   中速メモリ（１１０、１２０）のどちらに対するもので
   あるかを指示するフラグ情報がセットされる高速制御メ
   モリアドレス・レジスタ（１３０）及び中速制御メモリ
   アドレス・レジスタ部（１４０）を設け、 （ｂ）高速制御メモリアドレス・レジスタ（１３０）又
   は中速制御メモリアドレス・レジスタ部（１４０）にあ
   る再アクセスの対象となるマイクロ命令に対するアドレ
   スをそのフラグ情報と共に保持する再アクセスアドレス
   ・レジスタ（１５１）を少くとも１組有する再アクセス
   アドレス・レジスタ部（１５０）を設け、 （ｃ）再アクセス時は、再アクセスアドレス・レジスタ
   部（１５０）中より所定の再アクセス・アドレスがセッ
   トされている再アクセスアドレス・レジスタを選択し、
   そのフラグ情報の指示に従つて所定の高速制御メモリア
   ドレス・レジスタ（１３０）又は中速制御メモリアドレ
   ス・レジスタ部（１４０）にその再アクセスアドレス・
   レジスタのアドレスをそのフラグ情報と共にセットする
   再アクセス制御手段（１６０）、を設けたことを特徴と
   する実行マイクロ命令再アクセス制御方式。