JPS6126329A - アナログ．デジタル変換器 - Google Patents
アナログ．デジタル変換器Info
- Publication number
- JPS6126329A JPS6126329A JP14797284A JP14797284A JPS6126329A JP S6126329 A JPS6126329 A JP S6126329A JP 14797284 A JP14797284 A JP 14797284A JP 14797284 A JP14797284 A JP 14797284A JP S6126329 A JPS6126329 A JP S6126329A
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- JP
- Japan
- Prior art keywords
- output
- vref
- analog
- voltage
- comparator
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷転送型Ａ ／ Ｄ変換器に関するものであ
る。
る。
現在、高精度、高安定なアナログ・デジタル変換器の必
要性が増大しているが、とりわけ高集積Ｉａ化が可能な
ＭＯ８構造によるＡ ／ Ｄ変換器の実現が望ましてい
る。例えば、既にキャパシタンス値のバラツキやクロッ
ク周期の変動に対しても安定な電荷転送型Ａ ／ Ｄ変
換器が提案さｎている。第２図にその回路図を示す。基
本的な構成は、従来の二重積分型Ａ ／ Ｄ変換器とほ
とんど変わりはないが、積分器の前にアナログスイッチ
１〜８とキャパシタ４が接続さｎている点が違っている
。ｖｉｔＬはアナログ入力電圧、Ｖｒｇｆは、基準電圧
でＶ ｉｎとは逆極性である。変換の制御は全てクロッ
クパルスに同期したコントロールロジックで行なってい
る。
要性が増大しているが、とりわけ高集積Ｉａ化が可能な
ＭＯ８構造によるＡ ／ Ｄ変換器の実現が望ましてい
る。例えば、既にキャパシタンス値のバラツキやクロッ
ク周期の変動に対しても安定な電荷転送型Ａ ／ Ｄ変
換器が提案さｎている。第２図にその回路図を示す。基
本的な構成は、従来の二重積分型Ａ ／ Ｄ変換器とほ
とんど変わりはないが、積分器の前にアナログスイッチ
１〜８とキャパシタ４が接続さｎている点が違っている
。ｖｉｔＬはアナログ入力電圧、Ｖｒｇｆは、基準電圧
でＶ ｉｎとは逆極性である。変換の制御は全てクロッ
クパルスに同期したコントロールロジックで行なってい
る。
上記の構成のＡ／Ｄ変換器において、変換動作は、まず
スイッチ１とスイッチ８を交互に閉じてＱｊｎ＝０１
。Ｖ ｉｎの電荷をコンデンサ５に転送する。この動
作を２ゞ回繰り返す。ここでＮはデジタル出力のビット
数である。すなわち、この動作によってコンデンサ５に
は２ Ｎｘ Ｑｉｎだけの電荷が蓄えらＴしたことにな
る。次にスイッチ２とスイッチ８をやはり交互に閉じて
Ｑｒｇ／、０１ 。Ｖデｅｆの電荷をコンデンサ５に
転送する。このときＶ ｉｎとＶｒｅｆは逆極性である
ため結果としてはコンデンサ５に蓄えらｎた電荷を抜い
ていることになる。このようにしてコンデンサ５に蓄え
らｎた電荷Ｖｒｅｆによって零になるまでのＱ ｒｅｆ
を運んだ回数をカウントして出力すｎばＡ ／ Ｄ変換
が行なえる。この零になったかの判定はコンパレータ６
によって行なっている。すなわちコンパレータ６の出力
がＬＯｗレベルの時は変換中であり、Ｈ６１ｉｈレベル
になった時に変換が終了する。この時のＱτｇｆを運ん
だ回数を又とするとＸは次式で表わせる。
スイッチ１とスイッチ８を交互に閉じてＱｊｎ＝０１
。Ｖ ｉｎの電荷をコンデンサ５に転送する。この動
作を２ゞ回繰り返す。ここでＮはデジタル出力のビット
数である。すなわち、この動作によってコンデンサ５に
は２ Ｎｘ Ｑｉｎだけの電荷が蓄えらＴしたことにな
る。次にスイッチ２とスイッチ８をやはり交互に閉じて
Ｑｒｇ／、０１ 。Ｖデｅｆの電荷をコンデンサ５に
転送する。このときＶ ｉｎとＶｒｅｆは逆極性である
ため結果としてはコンデンサ５に蓄えらｎた電荷を抜い
ていることになる。このようにしてコンデンサ５に蓄え
らｎた電荷Ｖｒｅｆによって零になるまでのＱ ｒｅｆ
を運んだ回数をカウントして出力すｎばＡ ／ Ｄ変換
が行なえる。この零になったかの判定はコンパレータ６
によって行なっている。すなわちコンパレータ６の出力
がＬＯｗレベルの時は変換中であり、Ｈ６１ｉｈレベル
になった時に変換が終了する。この時のＱτｇｆを運ん
だ回数を又とするとＸは次式で表わせる。
すなわち式住）から明らかなように変換動作はコンデン
サの値によらず安定した精度の良い変換が行なえること
がわかる。しかしここで注意しなけｎばならないことは
、コンデンサ４とコンデンサ５の比である。第２図の方
式は前記したようにＱ包の電荷を２１回コンデンｆ５に
転送しなけｎばならない。もし入力電圧ｖｉｎがフルス
ケール電圧すなわちＶ、 ｒ、ｆに等しいとすると２Ｈ
回転送した後にはオペアンプ７の出力電圧Ｖ ６ｐは式
■のようになる。
サの値によらず安定した精度の良い変換が行なえること
がわかる。しかしここで注意しなけｎばならないことは
、コンデンサ４とコンデンサ５の比である。第２図の方
式は前記したようにＱ包の電荷を２１回コンデンｆ５に
転送しなけｎばならない。もし入力電圧ｖｉｎがフルス
ケール電圧すなわちＶ、 ｒ、ｆに等しいとすると２Ｈ
回転送した後にはオペアンプ７の出力電圧Ｖ ６ｐは式
■のようになる。
しかし、この出力電圧Ｖ ｏｐはオペアンプの線形領域
内の値でなくてはならない。すなわちオペアンプ７の出
力電圧が飽和してしまってはＱ ＜ｓの電荷はコンデン
サ５に転送さｎなくなってしまう。例えばオペアンプ７
の電源電圧を±１５７とすると普通その線形領域は２／
８程度である。したがって±１０ｖ以内に出力電圧Ｖ６
ｐがなくてはならない。
内の値でなくてはならない。すなわちオペアンプ７の出
力電圧が飽和してしまってはＱ ＜ｓの電荷はコンデン
サ５に転送さｎなくなってしまう。例えばオペアンプ７
の電源電圧を±１５７とすると普通その線形領域は２／
８程度である。したがって±１０ｖ以内に出力電圧Ｖ６
ｐがなくてはならない。
またフルスケール電圧すなわちＶ ｒｅｆは、できるだ
け大きい方がＩＤＥＩＢ当りの電圧が大きくな９精度も
良くなる。したがって出力電圧Ｖ６ｐと同等にとるのが
望ましい。この条件でかつデジタル出力ビットと仮定す
ると式（１）よ’）Ｃ＊ ／Ｃ＊ ＝２５６と求まる。
け大きい方がＩＤＥＩＢ当りの電圧が大きくな９精度も
良くなる。したがって出力電圧Ｖ６ｐと同等にとるのが
望ましい。この条件でかつデジタル出力ビットと仮定す
ると式（１）よ’）Ｃ＊ ／Ｃ＊ ＝２５６と求まる。
実際にとｎ″ＩＭＯ８ＩＣ化しようとした場合に、コン
デンサ４を総計２５７コ作らなけｆばならないためチッ
プ面積が大きくなり１極めて非現実的である。
デンサ４を総計２５７コ作らなけｆばならないためチッ
プ面積が大きくなり１極めて非現実的である。
本発明は上記欠点に鑑みなさｔたものであり、コンデン
サーの比を小さくＬｆｃｉた、各スイッチへ刃口えるク
ロックのタイミングを工夫したものである。
サーの比を小さくＬｆｃｉた、各スイッチへ刃口えるク
ロックのタイミングを工夫したものである。
上記タイミングを工夫することによって、ＭＯ日ＩＯ化
しても従来と同等の特性を持った電荷転送型Ａ ／ Ｄ
変換器が実現できる。
しても従来と同等の特性を持った電荷転送型Ａ ／ Ｄ
変換器が実現できる。
以下本発明の実施例を図面を用いて行なう。第１図は、
本発明のフロ７チヤートである。入力電圧Ｖ ｉ、ｆＬ
を２ゞ回入力することは変わっていない。
本発明のフロ７チヤートである。入力電圧Ｖ ｉ、ｆＬ
を２ゞ回入力することは変わっていない。
しかしその入力する時期はコンパレータ６の出力がＨｉ
９んレベルになっている時だけでおることが違っている
。すなわち、まず始めに入力電圧ｖ（外をスイッチ１．
８を閉じてコンデンサ５に電荷を蓄積する。次にスイッ
チ２，８を閉じてｖｒｅｆをコンデンサ５に加え電荷を
抜きとる。この時にはＩ Ｖｒｅｆ ｌ≧ＩＶｉ？Ｌ１
であるためコンパＶ−１６０出力はＨ旬五レベルになる
はずである。このＨ４ｇｋレベルになった時に、入力電
圧Ｖ ｉｎをスイッチ１．３を閉じて入力し、今度はコ
ンパレータ出力６がＬ□＋Ｂレベルになるまで入力を続
ける。ＬＯ叩レベルになったならば今度はコンパレータ
出力６がＨｉｌｌんレベルになるまでＶｒｅｆの入力を
続ける。すなわち、まず始めに初期設定としてコンパレ
ータ出力６がＨｉｆ／ｈレベルになるように入力電圧Ｖ
ｉｎと基糸電圧Ｖｒｅｆを１回づつ入力する。その後
は、入力電圧７社、基準電圧”Ｉ ｒｅｆの順番で、コ
ンパレータ出力６の状態が変化するまで連続して各々の
入力を続ける。そして入力電圧Ｖ ｉｎの入力回数が総
計２Ｎ回になった時点で変換は終了し、その時の基準電
圧Ｖ ｒｅ、ｆの入力回数がデジタル出力を表わしてい
る。
９んレベルになっている時だけでおることが違っている
。すなわち、まず始めに入力電圧ｖ（外をスイッチ１．
８を閉じてコンデンサ５に電荷を蓄積する。次にスイッ
チ２，８を閉じてｖｒｅｆをコンデンサ５に加え電荷を
抜きとる。この時にはＩ Ｖｒｅｆ ｌ≧ＩＶｉ？Ｌ１
であるためコンパＶ−１６０出力はＨ旬五レベルになる
はずである。このＨ４ｇｋレベルになった時に、入力電
圧Ｖ ｉｎをスイッチ１．３を閉じて入力し、今度はコ
ンパレータ出力６がＬ□＋Ｂレベルになるまで入力を続
ける。ＬＯ叩レベルになったならば今度はコンパレータ
出力６がＨｉｌｌんレベルになるまでＶｒｅｆの入力を
続ける。すなわち、まず始めに初期設定としてコンパレ
ータ出力６がＨｉｆ／ｈレベルになるように入力電圧Ｖ
ｉｎと基糸電圧Ｖｒｅｆを１回づつ入力する。その後
は、入力電圧７社、基準電圧”Ｉ ｒｅｆの順番で、コ
ンパレータ出力６の状態が変化するまで連続して各々の
入力を続ける。そして入力電圧Ｖ ｉｎの入力回数が総
計２Ｎ回になった時点で変換は終了し、その時の基準電
圧Ｖ ｒｅ、ｆの入力回数がデジタル出力を表わしてい
る。
このようにすｎば、仮にコンデンサ４と５の容量比を１
：１に選んだとしても、オペアンプ７の出力電圧は、常
に±Ｖｒｅｆ以内でありＶ 、、ｆ ＝＝ ＶｏｐＶｃ
Ｖｒａｆを選んだとしてもオペアンプ７の出力飽和は起
こらない。またａ、：Ｏ，：１：２に選べばオペアンプ
７の出力電圧Ｖｏｐは、最高Ｖ ｒｅｆ／２までしか上
がらずより安定した動作が得らｎる。
：１に選んだとしても、オペアンプ７の出力電圧は、常
に±Ｖｒｅｆ以内でありＶ 、、ｆ ＝＝ ＶｏｐＶｃ
Ｖｒａｆを選んだとしてもオペアンプ７の出力飽和は起
こらない。またａ、：Ｏ，：１：２に選べばオペアンプ
７の出力電圧Ｖｏｐは、最高Ｖ ｒｅｆ／２までしか上
がらずより安定した動作が得らｎる。
以上のように本発明によｎば、アナログスイッチへ印加
するクロックを従来と変えることによって、コンデンサ
比を小さくすることができ、電荷転送型Ａ／ ＤＫ換器
のｙｏｓ工ａ化を可能にならしむる効果がちる。
するクロックを従来と変えることによって、コンデンサ
比を小さくすることができ、電荷転送型Ａ／ ＤＫ換器
のｙｏｓ工ａ化を可能にならしむる効果がちる。
第１図は本発明による電荷転送型Ａ ／ Ｄ変換器の動
作を説明するためのフローチャート図、第２図は従来の
電荷転送型Ａ ／ Ｄ変換器を説明するための回路図で
ある。 １〜８ アナログスイッチ ４．５ コンデンサ ６ コンパレータ ７ オペアンプ 以上 出願人 セイコー電子工業株式会社 第１１’５Ｊ
作を説明するためのフローチャート図、第２図は従来の
電荷転送型Ａ ／ Ｄ変換器を説明するための回路図で
ある。 １〜８ アナログスイッチ ４．５ コンデンサ ６ コンパレータ ７ オペアンプ 以上 出願人 セイコー電子工業株式会社 第１１’５Ｊ
Claims (2)
- （１）電荷転送によって、アナログをデジタルに変換す
るアナログ・デジタル変換器において、基準電圧と入力
電圧を交互に入力することを特徴としたアナログ・デジ
タル変換器。 - （２）前記アナログ・デジタル変換器において、前記ア
ナログ・デジタル変換器が具備しているコンパレータの
出力電圧のレベルが反転するまで、基準電圧もしくは入
力電圧のどちらか一方を前記アナログ・デジタル変換回
路が具備している積分器に入力し続けることを特徴とし
た前記特許請求の範囲第１項記載のアナログ・デジタル
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797284A JPS6126329A (ja) | 1984-07-17 | 1984-07-17 | アナログ．デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797284A JPS6126329A (ja) | 1984-07-17 | 1984-07-17 | アナログ．デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126329A true JPS6126329A (ja) | 1986-02-05 |
Family
ID=15442263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14797284A Pending JPS6126329A (ja) | 1984-07-17 | 1984-07-17 | アナログ．デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277821A (ja) * | 1986-05-26 | 1987-12-02 | Kenzo Watanabe | 電荷平衡型アナログ・デイジタル変換器 |
-
1984
- 1984-07-17 JP JP14797284A patent/JPS6126329A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277821A (ja) * | 1986-05-26 | 1987-12-02 | Kenzo Watanabe | 電荷平衡型アナログ・デイジタル変換器 |
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