JPS61253954A - 通信方式 - Google Patents
通信方式Info
- Publication number
- JPS61253954A JPS61253954A JP60095577A JP9557785A JPS61253954A JP S61253954 A JPS61253954 A JP S61253954A JP 60095577 A JP60095577 A JP 60095577A JP 9557785 A JP9557785 A JP 9557785A JP S61253954 A JPS61253954 A JP S61253954A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial
- signal
- parallel
- converter
- Prior art date
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- Pending
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- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、パラレル信号をシリアル信号に変換して伝送
する通信方式に関する。
する通信方式に関する。
［発明の技術的背景］
最近、通信伝送路に対する既存のパラレルインタフェー
スをシリアル化し、伝送路を構成する通信線の削減を行
なうことが行なわれている。一般に、前記パラレルイン
タフェースはデータ信号、コントロール信号、ステータ
ス信号を持っているが、従来の上記パラレル信号のシリ
アル化は、データ信号のみに対するだけで、コントロー
ル信号はそのままであることが多い。
スをシリアル化し、伝送路を構成する通信線の削減を行
なうことが行なわれている。一般に、前記パラレルイン
タフェースはデータ信号、コントロール信号、ステータ
ス信号を持っているが、従来の上記パラレル信号のシリ
アル化は、データ信号のみに対するだけで、コントロー
ル信号はそのままであることが多い。
［背景技術の問題点Ｊ
これでは、真のシリアル化とは言えず、通信線に用いる
ケーブル類の削減効果はが小さいという欠点があった。
ケーブル類の削減効果はが小さいという欠点があった。
［発明の目的］
本発明の目的は、上記の欠点に鑑み、パラレルインタフ
ェースで扱う全ての信号をシリアル化して、１方向１通
信線を実現することができる通信方式を提供することに
ある。
ェースで扱う全ての信号をシリアル化して、１方向１通
信線を実現することができる通信方式を提供することに
ある。
［発明の概要］
本発明は、複数種のパラレルデータを同一フォーマット
のシリアルデータに変換し、このシリアルデータを伝送
路に送信する通信方式において、前記シリアルデータは
、スタートビットとストップビットの間にデータ部とな
る複数のビットを挟んだフォーマットを有するようにし
、前記データ部となる複数のビットの中の特定のビット
を前記データ部の種類を区別するデータ種別情報に割当
て、前記シリアルデータを受信してこれをパラレルデー
タに変換する際に、前記データ種別情報にて前記複数種
のパラレルデータを得ることにより上記目的を達成する
ものである。
のシリアルデータに変換し、このシリアルデータを伝送
路に送信する通信方式において、前記シリアルデータは
、スタートビットとストップビットの間にデータ部とな
る複数のビットを挟んだフォーマットを有するようにし
、前記データ部となる複数のビットの中の特定のビット
を前記データ部の種類を区別するデータ種別情報に割当
て、前記シリアルデータを受信してこれをパラレルデー
タに変換する際に、前記データ種別情報にて前記複数種
のパラレルデータを得ることにより上記目的を達成する
ものである。
［発明の実施例］
以下本発明の一実施例を図面を参照して説明する。第１
図は本発明の通信方式を適用した通信系の一実施例を示
したブロック図である。送信装置１はデータ信号り、コ
ントロール信号Ｃ，ステータス信号Ｓから成るパラレル
信号をパラレル／シリアル変換器２に出力する。パラレ
ル／シリアル変換器２は入力されたデータ信号Ｄ１コン
トロール信号Ｃ、ステータス信号Ｓをシリアル信号化し
、このシリアル信号を通信線３に送出する。通信線３に
送出されたシリアル信号は、シリアル／パラレル変換器
４に入力され、ここで元のデータ信号Ｄ１コントロール
信号Ｃ、ステータス信号Ｓから成るパラレル信号に変換
され、これを受信装置５に出力する。なお、送信装置１
とパラレル／シリアル変換器２及び受信装置５とシリア
ル／パラレル変換器４とを接続する各信号線は、データ
信号りに関して８本、コントロール信号Ｃに関して４本
、ステータス信号Ｓに関して４本である。
図は本発明の通信方式を適用した通信系の一実施例を示
したブロック図である。送信装置１はデータ信号り、コ
ントロール信号Ｃ，ステータス信号Ｓから成るパラレル
信号をパラレル／シリアル変換器２に出力する。パラレ
ル／シリアル変換器２は入力されたデータ信号Ｄ１コン
トロール信号Ｃ、ステータス信号Ｓをシリアル信号化し
、このシリアル信号を通信線３に送出する。通信線３に
送出されたシリアル信号は、シリアル／パラレル変換器
４に入力され、ここで元のデータ信号Ｄ１コントロール
信号Ｃ、ステータス信号Ｓから成るパラレル信号に変換
され、これを受信装置５に出力する。なお、送信装置１
とパラレル／シリアル変換器２及び受信装置５とシリア
ル／パラレル変換器４とを接続する各信号線は、データ
信号りに関して８本、コントロール信号Ｃに関して４本
、ステータス信号Ｓに関して４本である。
次に本実施例の動作について説明する。一般にパラレル
のデータ信号りは第２図に示す如くデータストローブ信
号（コントロール信号Ｃの一種）ＤＳと共に、送信装置
１からパラレル／シリアル変換器２に送られる。パラレ
ル／シリアル変換器２はこのストローブ信号Ｏ８によっ
てデータ信号りが来たことを検出し、パラレル／シリア
ル変換動作をスタートさせる。このパラレル／シリアル
変換動作は通常マイクロプロセッサ等で行なわれるが、
この動作は周知であることと本発明の本旨ではないため
省略する。しかし、パラレル／シリアル変換器２から出
力されるシリアルデータは、第３図に示したようなフォ
ーマットを有するように、上記マイクロプロセッサは入
力パラレル信号をシリアル信号に変換する。
のデータ信号りは第２図に示す如くデータストローブ信
号（コントロール信号Ｃの一種）ＤＳと共に、送信装置
１からパラレル／シリアル変換器２に送られる。パラレ
ル／シリアル変換器２はこのストローブ信号Ｏ８によっ
てデータ信号りが来たことを検出し、パラレル／シリア
ル変換動作をスタートさせる。このパラレル／シリアル
変換動作は通常マイクロプロセッサ等で行なわれるが、
この動作は周知であることと本発明の本旨ではないため
省略する。しかし、パラレル／シリアル変換器２から出
力されるシリアルデータは、第３図に示したようなフォ
ーマットを有するように、上記マイクロプロセッサは入
力パラレル信号をシリアル信号に変換する。
ここで、上記フォーマットを説明すると、最初の論理“
０“をスタートビット８丁とし、最後の論理“１”をス
トップビットＳＰとする。このスタートビットＳＴとス
トップビットＳＰとの間には、等間隔に９ビットのビッ
トｂ１〜ｂ９が設けである。ビットｂ２〜ｂ９は、スタ
ートビットＳＴの次のビットｂ１が論理“０”の時ステ
ータスあるいはコントロール信号となり、ビットｂ１が
論理゛１”の時はデータ信号となる。また、第３図のビ
ットｂ２〜ｂ９がデータ信号りを示している場合は、第
４図に示す如く、８ビットのビットｂ２〜ｂ９をＤＯ−
Ｄ７と定義する。更に、第３図に示したビットｂ１〜ｂ
９がステータスあるいはコントロール信号である場合は
、８ビットのビットｂ２〜ｂ９を第５図に示す如く定義
する。即ち、最初の４ビットをステータス信号３０−３
３とし、次の４ビットをコントロール信号ＣＯ〜Ｃ３と
する。
０“をスタートビット８丁とし、最後の論理“１”をス
トップビットＳＰとする。このスタートビットＳＴとス
トップビットＳＰとの間には、等間隔に９ビットのビッ
トｂ１〜ｂ９が設けである。ビットｂ２〜ｂ９は、スタ
ートビットＳＴの次のビットｂ１が論理“０”の時ステ
ータスあるいはコントロール信号となり、ビットｂ１が
論理゛１”の時はデータ信号となる。また、第３図のビ
ットｂ２〜ｂ９がデータ信号りを示している場合は、第
４図に示す如く、８ビットのビットｂ２〜ｂ９をＤＯ−
Ｄ７と定義する。更に、第３図に示したビットｂ１〜ｂ
９がステータスあるいはコントロール信号である場合は
、８ビットのビットｂ２〜ｂ９を第５図に示す如く定義
する。即ち、最初の４ビットをステータス信号３０−３
３とし、次の４ビットをコントロール信号ＣＯ〜Ｃ３と
する。
従って、パラレル／シリアル変換器２は送信装置１から
送られてくるデータ信＠Ｄ、コントロール信号Ｃ，ステ
ータス信号Ｓの全てのパラレルデータを上記したフォー
マットに従ってシリアル化する。このシリアル化された
信号は１方向１本の通信線３を介してシリアル／パラレ
ル変換器４に伝送される。シリアル／パラレル変換器４
は、伝送されてきたシリアル信号を、第３図に示したビ
ットｂ１が論理“０″であるか論理ｉｔ １ ｔｔであ
るかによって、データ信号とステータス又はコントロー
ル信号とを区別することができる。更に、第５図に示す
如く、最初のビット３０−３３はステ−タス信号を、後
半のビットＣｏ−０３はコントロール信号を示すことか
ら、上記シリアル／パラレル変換器４は結局データ信号
Ｄ、コントロール信号Ｃ１ステータス信号Ｓを区別して
、これらをパラレル信号に変換する。従って、シリアル
／パラレル変換器４から出力されるパラレル信号はデー
タ信号Ｄ１コントロール信号Ｃ１ステータス信号Ｓから
成り、これが受信装置５に送られる。
送られてくるデータ信＠Ｄ、コントロール信号Ｃ，ステ
ータス信号Ｓの全てのパラレルデータを上記したフォー
マットに従ってシリアル化する。このシリアル化された
信号は１方向１本の通信線３を介してシリアル／パラレ
ル変換器４に伝送される。シリアル／パラレル変換器４
は、伝送されてきたシリアル信号を、第３図に示したビ
ットｂ１が論理“０″であるか論理ｉｔ １ ｔｔであ
るかによって、データ信号とステータス又はコントロー
ル信号とを区別することができる。更に、第５図に示す
如く、最初のビット３０−３３はステ−タス信号を、後
半のビットＣｏ−０３はコントロール信号を示すことか
ら、上記シリアル／パラレル変換器４は結局データ信号
Ｄ、コントロール信号Ｃ１ステータス信号Ｓを区別して
、これらをパラレル信号に変換する。従って、シリアル
／パラレル変換器４から出力されるパラレル信号はデー
タ信号Ｄ１コントロール信号Ｃ１ステータス信号Ｓから
成り、これが受信装置５に送られる。
本実施例によれば、コントロール信号Ｃ１ステータス信
号Ｓ、データ信号り全てを同様のフォーマットでシリア
ル信号化することができるため、通信線３を１方向１本
とすることができ、従来に比べてケーブル類を大幅に削
減することができ、通信系を安価とすることができる。
号Ｓ、データ信号り全てを同様のフォーマットでシリア
ル信号化することができるため、通信線３を１方向１本
とすることができ、従来に比べてケーブル類を大幅に削
減することができ、通信系を安価とすることができる。
［発明の効果］
以上記述した如く本発明の通信方式によれば、データ信
号とステータスまたはコントロール信号との区別がつく
フォーマットにて、これらの信号を全てシリアル化する
ことにより、全てのデータを１方向１通信線で伝送する
ことかでき、ケーブル類を大幅に削減し得る効果がある
。
号とステータスまたはコントロール信号との区別がつく
フォーマットにて、これらの信号を全てシリアル化する
ことにより、全てのデータを１方向１通信線で伝送する
ことかでき、ケーブル類を大幅に削減し得る効果がある
。
第１図は本発明の通信方式を適用した通信系の一実施例
を示したブロック図、第２図は第１図に示した送信装置
からパラレル／シリアル変換器に送られるデータ信号と
ストローブ信号とのタイミング関係を示した図。第３図
は第１図に示したパラレル／シリアル変換器にてシリア
ル化される信号のフォーマット例を示した図、第４図は
シリアル信号がデータ信号であった場合のフォーマット
例を示した図、第５図はシリアル信号がステータス又は
コントロール信号であった場合のフォーマット例を示し
た図である。 １・・・送信装置 ２・・・パラレル／シリアル変換器
３・・・通信線 ４・・・シリアル／パラレル変換器
５・・・受信装置
を示したブロック図、第２図は第１図に示した送信装置
からパラレル／シリアル変換器に送られるデータ信号と
ストローブ信号とのタイミング関係を示した図。第３図
は第１図に示したパラレル／シリアル変換器にてシリア
ル化される信号のフォーマット例を示した図、第４図は
シリアル信号がデータ信号であった場合のフォーマット
例を示した図、第５図はシリアル信号がステータス又は
コントロール信号であった場合のフォーマット例を示し
た図である。 １・・・送信装置 ２・・・パラレル／シリアル変換器
３・・・通信線 ４・・・シリアル／パラレル変換器
５・・・受信装置
Claims (1)
- 【特許請求の範囲】 １）、複数種のパラレルデータを同一フォーマットのシ
リアルデータに変換し、このシリアルデータを伝送路に
送信する通信方式において、前記シリアルデータは、ス
タートビットとストップビットの間にデータ部となる複
数のビットを挟んだフォーマットを有するようにし、前
記データ部となる複数のビットの中の特定のビットを前
記データ部の種類を区別するデータ種別情報に割当て、
前記シリアルデータを受信してこれをパラレルデータに
変換する際に、前記データ種別情報にて前記複数種のパ
ラレルデータを得ることを特徴とする通信方式。 ２）、前記特定のビットはスタートビットの次の１ビッ
トとし、このビットが“０”か“１”かによって、デー
タ信号、ステータス又はコントロール信号を区別するこ
とを特徴とする特許請求の範囲第１項記載の通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095577A JPS61253954A (ja) | 1985-05-07 | 1985-05-07 | 通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095577A JPS61253954A (ja) | 1985-05-07 | 1985-05-07 | 通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253954A true JPS61253954A (ja) | 1986-11-11 |
Family
ID=14141441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095577A Pending JPS61253954A (ja) | 1985-05-07 | 1985-05-07 | 通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253954A (ja) |
-
1985
- 1985-05-07 JP JP60095577A patent/JPS61253954A/ja active Pending
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