JPS6125222B2 - - Google Patents
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- JPS6125222B2 JPS6125222B2 JP4933180A JP4933180A JPS6125222B2 JP S6125222 B2 JPS6125222 B2 JP S6125222B2 JP 4933180 A JP4933180 A JP 4933180A JP 4933180 A JP4933180 A JP 4933180A JP S6125222 B2 JPS6125222 B2 JP S6125222B2
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- 239000000919 ceramic Substances 0.000 claims description 24
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- 239000002184 metal Substances 0.000 claims description 21
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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Description
【発明の詳細な説明】
この発明は、特に金属製外囲器に対する収納構
造を改善した混成集積回路装置に関するものであ
る。
造を改善した混成集積回路装置に関するものであ
る。
従来、混成集積回路装置はアルミナ（Al2O3）
等で形成されるセラミツク基板に半導体素子と、
抵抗、コンデンサなどの受動素子等をワイヤボン
デイング、半田付け、あるいは樹脂接着などの方
法で、取付けることによつて構成し、上記のセラ
ミツク基板を外囲器を構成する金属製基板に装着
して取付けるようにしている。そして樹脂あるい
は金属で形成されたケースでカバーすることによ
つて構成されるものである。
等で形成されるセラミツク基板に半導体素子と、
抵抗、コンデンサなどの受動素子等をワイヤボン
デイング、半田付け、あるいは樹脂接着などの方
法で、取付けることによつて構成し、上記のセラ
ミツク基板を外囲器を構成する金属製基板に装着
して取付けるようにしている。そして樹脂あるい
は金属で形成されたケースでカバーすることによ
つて構成されるものである。
すなわち第１図に示すように、例えばアルミナ
（Al2O3）等で構成したセラミツク基板１１の表面
に半導体素子１２、受動素子１３等が取付けられ
ているもので、このセラミツク基板１１は半田１
４によつて、金属製基板１５に接着している。こ
こで、例えばセラミツク基板１１上の半導体素子
１２が大電力用の素子、例えばサイリスタ、で発
熱するようなものである場合には、上記金属製基
板１５が放熱板として作用されるもので鉄、銅等
で構成する。
（Al2O3）等で構成したセラミツク基板１１の表面
に半導体素子１２、受動素子１３等が取付けられ
ているもので、このセラミツク基板１１は半田１
４によつて、金属製基板１５に接着している。こ
こで、例えばセラミツク基板１１上の半導体素子
１２が大電力用の素子、例えばサイリスタ、で発
熱するようなものである場合には、上記金属製基
板１５が放熱板として作用されるもので鉄、銅等
で構成する。
上記セラミツク基板１１を半田１４によつて、
金属製基板１５に取付けるためには、セラミツク
基板１１の裏面に金属膜を形成するもので、モリ
ブデン、マンガン、ニツケル等の合金をセラミツ
ク基板１１の裏面全面にメタライズする。次に上
記セラミツク基板１１のメタライズされた全面に
クリーム状の半田１４を薄く塗布し、熱処理を施
して金属製基板１５に接着させるものである。
金属製基板１５に取付けるためには、セラミツク
基板１１の裏面に金属膜を形成するもので、モリ
ブデン、マンガン、ニツケル等の合金をセラミツ
ク基板１１の裏面全面にメタライズする。次に上
記セラミツク基板１１のメタライズされた全面に
クリーム状の半田１４を薄く塗布し、熱処理を施
して金属製基板１５に接着させるものである。
ところで、上記のセラミツク基板１１が比較的
大きい、例えばこの様な大電力用素子を使用する
ような場合には（32.5mm×42.5mm）の大きさで、
厚さ0.5mmの基板１１が使用される場合には、基
板１１の取付け側全面におよぶ均一な半田付けは
容易なことではなく、しばしば斑を生じる。例え
ば第２図に示す様に、大きな気泡２１が生じ、ま
たセラミツク基板１１の周辺部、特に四隅の部分
に半田１４が伸びない等の理由で、基板１１と金
属製基板１５との間にすき間２２ができる。例え
ば気泡２１が大電力用半導体素子１２の直下にで
きるような場合、その放熱特性が悪化し、大電力
半導体素子１４に悪影響をおよぼす。またすき間
２２はセラミツク基板１１上に取付けられている
素子等の重さと、混成集積回路装置の外部からの
振動などが関係する機械的衝撃により、セラミツ
ク基板１１が割れ易くなるものである。
大きい、例えばこの様な大電力用素子を使用する
ような場合には（32.5mm×42.5mm）の大きさで、
厚さ0.5mmの基板１１が使用される場合には、基
板１１の取付け側全面におよぶ均一な半田付けは
容易なことではなく、しばしば斑を生じる。例え
ば第２図に示す様に、大きな気泡２１が生じ、ま
たセラミツク基板１１の周辺部、特に四隅の部分
に半田１４が伸びない等の理由で、基板１１と金
属製基板１５との間にすき間２２ができる。例え
ば気泡２１が大電力用半導体素子１２の直下にで
きるような場合、その放熱特性が悪化し、大電力
半導体素子１４に悪影響をおよぼす。またすき間
２２はセラミツク基板１１上に取付けられている
素子等の重さと、混成集積回路装置の外部からの
振動などが関係する機械的衝撃により、セラミツ
ク基板１１が割れ易くなるものである。
この発明は、上記事情に鑑みなされたもので、
その目的とするところは、セラミツク基板を外囲
器を構成する金属製基板に対して、機械的強度を
充分なものとし、且つ放熱効果も確実に保証でき
るように固着させ、セラミツク基板自体と半導体
素子に、基板取付けによる悪影響を与えないよう
にする混成集積回路装置を提供するものである。
その目的とするところは、セラミツク基板を外囲
器を構成する金属製基板に対して、機械的強度を
充分なものとし、且つ放熱効果も確実に保証でき
るように固着させ、セラミツク基板自体と半導体
素子に、基板取付けによる悪影響を与えないよう
にする混成集積回路装置を提供するものである。
以下この発明の一実施例を、図面を参照して説
明する。
明する。
第３図は外囲器部を省略して、半導体素子等の
取付けられるセラミツク基板１１の裏面部を示し
たもので、放熱作用の要求される半導体素子１２
の設置に対応する範囲にのみ、第１の半田層２５
を形成する。この場合、この第１の半田層２５は
必要な範囲で小さく設定し、基板１１の角部２５
ａ，２５ｂまでおよぶように形成する。そして、
さらに上記基板１１の裏面の残る角部に対して、
それぞれ第２、第３の半田層２６ａ，２６ｂを形
成する。この場合、通常ではセラミツク基板１１
の裏面部に範囲制限して形成された金属膜に対応
して、半田層２５，２６ａ，２６ｂを形成するこ
とになる。
取付けられるセラミツク基板１１の裏面部を示し
たもので、放熱作用の要求される半導体素子１２
の設置に対応する範囲にのみ、第１の半田層２５
を形成する。この場合、この第１の半田層２５は
必要な範囲で小さく設定し、基板１１の角部２５
ａ，２５ｂまでおよぶように形成する。そして、
さらに上記基板１１の裏面の残る角部に対して、
それぞれ第２、第３の半田層２６ａ，２６ｂを形
成する。この場合、通常ではセラミツク基板１１
の裏面部に範囲制限して形成された金属膜に対応
して、半田層２５，２６ａ，２６ｂを形成するこ
とになる。
すなわち、図からも明らかな様に、セラミツク
基板１１の裏面に対して、充分その面積が制限さ
れる状態で、特に４つの角部を含んで分割された
半田層２５，２６ａ，２６ｂ、が形成されるもの
で、この半田層２５，２６ａ，２６ｂを用いて、
前記と同様に金属製の基板に溶解、接着させるも
のである。尚、前記半田層２５，２６ａ，２６ｂ
以外に、例えばセラミツク基板１１に装着された
部品のリード線等を金属性の基板に半田付けして
もよい。
基板１１の裏面に対して、充分その面積が制限さ
れる状態で、特に４つの角部を含んで分割された
半田層２５，２６ａ，２６ｂ、が形成されるもの
で、この半田層２５，２６ａ，２６ｂを用いて、
前記と同様に金属製の基板に溶解、接着させるも
のである。尚、前記半田層２５，２６ａ，２６ｂ
以外に、例えばセラミツク基板１１に装着された
部品のリード線等を金属性の基板に半田付けして
もよい。
すなわち、上記のように構成される装置によれ
ば、上記セラミツク基板を金属製基板に半田付け
するさいに、半田付けする面積をできる限り小さ
くしたので、その区画される限られた面積の半田
付範囲において、気泡発生が確実に抑制すること
ができる。しかもこの場合、特に熱等を発生する
半導体素子部に対して一つの半田付範囲を設定し
たので、金属製基板１５に対する放熱効果も確実
に保証することができ、さらに角部に対応して設
定した小さい半田付部によつて、その角部に至る
まで確実に半田付範囲を伸ばすように設定するの
が容易となり、割れ等に対する機械的強度を充分
なものとすることができる。
ば、上記セラミツク基板を金属製基板に半田付け
するさいに、半田付けする面積をできる限り小さ
くしたので、その区画される限られた面積の半田
付範囲において、気泡発生が確実に抑制すること
ができる。しかもこの場合、特に熱等を発生する
半導体素子部に対して一つの半田付範囲を設定し
たので、金属製基板１５に対する放熱効果も確実
に保証することができ、さらに角部に対応して設
定した小さい半田付部によつて、その角部に至る
まで確実に半田付範囲を伸ばすように設定するの
が容易となり、割れ等に対する機械的強度を充分
なものとすることができる。
以上のようにこの発明によれば、半導体素子等
の回路部品を取付けたセラミツク基板を、金属製
の外囲器基板に対し、機械的に、また放熱効果的
に充分な状態で固着することができるものであ
り、このため混成集積回路装置の機械的さらに電
気的特性を充分なものとすることができるもので
ある。
の回路部品を取付けたセラミツク基板を、金属製
の外囲器基板に対し、機械的に、また放熱効果的
に充分な状態で固着することができるものであ
り、このため混成集積回路装置の機械的さらに電
気的特性を充分なものとすることができるもので
ある。
第１図は、従来の混成集積回路装置を示すもの
で、Ａはその一部を切欠いて示した平面図、同じ
くＢはＡのｂ−b′断面図、第２図は上記装置のセ
ラミツク基板と金属製基板に半田取付けした状態
を示すもので、Ａは平面から見た図、ＢはＡ図の
ｂ−b′線断面図、第３図はこの発明の一実施例に
係る集積回路のセラミツク基板の裏面の半田の状
態を示す図である。 １１……セラミツク基板、１２……半導体素
子、１４……半田、１５……金属製基板、２１…
…気泡、２２……すき間。
で、Ａはその一部を切欠いて示した平面図、同じ
くＢはＡのｂ−b′断面図、第２図は上記装置のセ
ラミツク基板と金属製基板に半田取付けした状態
を示すもので、Ａは平面から見た図、ＢはＡ図の
ｂ−b′線断面図、第３図はこの発明の一実施例に
係る集積回路のセラミツク基板の裏面の半田の状
態を示す図である。 １１……セラミツク基板、１２……半導体素
子、１４……半田、１５……金属製基板、２１…
…気泡、２２……すき間。
Claims (1)
- １ 半導体素子等の回路素子を取付けたセラミツ
ク基板と、このセラミツク基板の裏面においてそ
の角部と半導体素子に対応する部分に対応して形
成された金属膜に対応して範囲制限された半田層
と、この半田層に半田付けされて外囲器を構成す
る金属基板とを具備したことを特徴とする混成集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4933180A JPS56146256A (en) | 1980-04-15 | 1980-04-15 | Hybrid ic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4933180A JPS56146256A (en) | 1980-04-15 | 1980-04-15 | Hybrid ic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56146256A JPS56146256A (en) | 1981-11-13 |
| JPS6125222B2 true JPS6125222B2 (ja) | 1986-06-14 |
Family
ID=12827997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4933180A Granted JPS56146256A (en) | 1980-04-15 | 1980-04-15 | Hybrid ic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56146256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530971Y2 (ja) * | 1987-01-19 | 1993-08-09 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2541529Y2 (ja) * | 1994-06-06 | 1997-07-16 | 三洋電機株式会社 | 光学式記録ディスク |
| DE29510336U1 (de) * | 1995-06-26 | 1995-08-24 | Siemens Ag | Leistungshybridschaltung |
-
1980
- 1980-04-15 JP JP4933180A patent/JPS56146256A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0530971Y2 (ja) * | 1987-01-19 | 1993-08-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56146256A (en) | 1981-11-13 |
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