JPS61248602A - 周波数２逓倍器 - Google Patents
周波数２逓倍器Info
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- JPS61248602A JPS61248602A JP60089975A JP8997585A JPS61248602A JP S61248602 A JPS61248602 A JP S61248602A JP 60089975 A JP60089975 A JP 60089975A JP 8997585 A JP8997585 A JP 8997585A JP S61248602 A JPS61248602 A JP S61248602A
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- Japan
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- gate
- fet
- drain
- dgfet
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
- H03B19/06—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes
- H03B19/14—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source by means of discharge device or semiconductor device with more than two electrodes by means of a semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電界効果トランジスタを用いたマイクロ波帯の
周波数２逓倍器に関する。
周波数２逓倍器に関する。
、マイ欠口波の周波数逓倍器は、所要の出力レベル、周
波数安定度、雑音性能等を有する高い周波数の信号が直
接発振等によシ得られぬ場合に使用さ、れる。通信等に
おける使用周波数帯の高周波化、例えばミリ波化により
、逓倍器は今 □後ますます重要な部品となりつ
つある。
波数安定度、雑音性能等を有する高い周波数の信号が直
接発振等によシ得られぬ場合に使用さ、れる。通信等に
おける使用周波数帯の高周波化、例えばミリ波化により
、逓倍器は今 □後ますます重要な部品となりつ
つある。
ＦＥＴ（電修効果トランジスタ）逓倍、器は、ステップ
リカバリダ１イオードやバラクタダイオード等を用いた
逓倍器と比べ変換利得が高く、シかも今後発展が予想さ
れる四ＩＣ（ＭｏｎｏｌｙｔｈｌｃＭｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）に適して
いるためにマイクロ波帯逓倍器の主流となりつつあシ、
なかでもダブラ（周波数２逓倍器）としての応用が定着
しつつある。ＦＥＴとしてはシングルゲートＦＥＴ （
Ｓｉｎｇｌｅ Ｇａｔｅ ＦＥＴ ：以下５ＧＦＥＴと
いう）およびデュアルゲート電界効果トランジスタ（Ｄ
ｕａｌ Ｇａｔｅ ＦＥＴ ：以下単にＤＧＦＥＴとい
う）のいずれも使用されるが、基本的動作原理はほぼ同
様であるのでＤＧＦＥＴダブラの従来例について第８図
を参照して説明する。
リカバリダ１イオードやバラクタダイオード等を用いた
逓倍器と比べ変換利得が高く、シかも今後発展が予想さ
れる四ＩＣ（ＭｏｎｏｌｙｔｈｌｃＭｉｃｒｏｗａｖｅ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ ）に適して
いるためにマイクロ波帯逓倍器の主流となりつつあシ、
なかでもダブラ（周波数２逓倍器）としての応用が定着
しつつある。ＦＥＴとしてはシングルゲートＦＥＴ （
Ｓｉｎｇｌｅ Ｇａｔｅ ＦＥＴ ：以下５ＧＦＥＴと
いう）およびデュアルゲート電界効果トランジスタ（Ｄ
ｕａｌ Ｇａｔｅ ＦＥＴ ：以下単にＤＧＦＥＴとい
う）のいずれも使用されるが、基本的動作原理はほぼ同
様であるのでＤＧＦＥＴダブラの従来例について第８図
を参照して説明する。
即ち、第８図ではＤＧＦＥＴを回路的に等価な２つの５
ＧＦＥＴ Ｚ 、 ２のカスケード接続として表わして
いる。第１のＦＥＴ １のｆｆ−）がＤＧＦＥＴの第１
ゲートに、第２ （７） ＦＥＴ ２ （７１１１”
−） カＤＧＦＥＴ （Ｄ第２ゲートに対応する。原信
号（基本周波数ｆｏ）はＤＧＦＥＴの第１ゲートに入力
され、ＤＧＦＥＴの非線形効果によ〕ドレイン電流波形
に歪みが生ずる。この歪波形のうち２倍の周波数成分の
みがＤＧＦＥＴのドレイン端に接続され一７’（ＢＰＦ
（Ｂａｎｄ Ｐａ５ｓ Ｆｉｌｔｅｒ ） ３で選択さ
れ、整合回路４を介して２逓倍周波数２ｆ０として出力
される。
ＧＦＥＴ Ｚ 、 ２のカスケード接続として表わして
いる。第１のＦＥＴ １のｆｆ−）がＤＧＦＥＴの第１
ゲートに、第２ （７） ＦＥＴ ２ （７１１１”
−） カＤＧＦＥＴ （Ｄ第２ゲートに対応する。原信
号（基本周波数ｆｏ）はＤＧＦＥＴの第１ゲートに入力
され、ＤＧＦＥＴの非線形効果によ〕ドレイン電流波形
に歪みが生ずる。この歪波形のうち２倍の周波数成分の
みがＤＧＦＥＴのドレイン端に接続され一７’（ＢＰＦ
（Ｂａｎｄ Ｐａ５ｓ Ｆｉｌｔｅｒ ） ３で選択さ
れ、整合回路４を介して２逓倍周波数２ｆ０として出力
される。
なお、第２０ＦＥＴ ２のゲートは、インピーダンスｚ
５を介して接地される。また、前記ＤＧＦＥＴの第１ゲ
ート及び第２ゲートには夫々対応したコイルＲＦＣｆｔ
介してゲートバイアスｖｇ Ｉ Ｑ 。
５を介して接地される。また、前記ＤＧＦＥＴの第１ゲ
ート及び第２ゲートには夫々対応したコイルＲＦＣｆｔ
介してゲートバイアスｖｇ Ｉ Ｑ 。
７ｇ２ｏが加えられ、更に、ＤＧＦＥ’ｒのドレイン端
にはコイルＲＦＣｌ介してドレインバイアスｖｄが加え
られる。
にはコイルＲＦＣｌ介してドレインバイアスｖｄが加え
られる。
電流歪の生ずる機構を８０ＦＥＴで説明すると、例えば
第９図（ａ） ＝ （ｂ） 、 （ｃ）に示すような３
＠のモードがある。１つは第９図（ａ）に示すようにド
レイン・ソース間電圧ｖｄ、が大きく賢勧＜ゲート・ソ
ース間電圧ｖｇｓは一定）することによシ発生するドレ
イン電流■ｄの歪、２つ目は第９図（ｂ）に示すように
ゲート・ソース間電圧ｖｇ、がピンチオフ電圧Ｖ、近傍
で変化することにより発生するピンチオフ効果による電
流歪、３つ目は第９図（、）に示すようにゲート・ソー
ス間電圧ｖｇ１がビルトイン電圧Ｖφ近傍で変化しドレ
イン電流が飽和することにより発生するものである。Ｄ
ＧＦＥＴダブラでは２つの５ＧＦＥＴの動作が相互に依
存しておシ、３種類のモードが関与しており動作は複軸
である。最大の変換利得（２倍波出力電力／基本波入力
電力）は入力する基本波電力のレベル、ＤＧＦＥＴの第
１、第２ゲートのバイアスｖｇ１ｏ、ｖｇ２０等を最適
に調整して得られる。
第９図（ａ） ＝ （ｂ） 、 （ｃ）に示すような３
＠のモードがある。１つは第９図（ａ）に示すようにド
レイン・ソース間電圧ｖｄ、が大きく賢勧＜ゲート・ソ
ース間電圧ｖｇｓは一定）することによシ発生するドレ
イン電流■ｄの歪、２つ目は第９図（ｂ）に示すように
ゲート・ソース間電圧ｖｇ、がピンチオフ電圧Ｖ、近傍
で変化することにより発生するピンチオフ効果による電
流歪、３つ目は第９図（、）に示すようにゲート・ソー
ス間電圧ｖｇ１がビルトイン電圧Ｖφ近傍で変化しドレ
イン電流が飽和することにより発生するものである。Ｄ
ＧＦＥＴダブラでは２つの５ＧＦＥＴの動作が相互に依
存しておシ、３種類のモードが関与しており動作は複軸
である。最大の変換利得（２倍波出力電力／基本波入力
電力）は入力する基本波電力のレベル、ＤＧＦＥＴの第
１、第２ゲートのバイアスｖｇ１ｏ、ｖｇ２０等を最適
に調整して得られる。
以上の説明から明らかなように、従来技術ではＤＧＦＥ
Ｔのドレイン電流に波形歪を生じさせ、その中の２逓倍
波成分を選択的に取シ出す原理である。従って変換利得
の点から見ると必ずしも効充よく基本波が２逓倍に変換
されているわけではなく、変換利得にはまだ改善の余地
がある。又、これに関連してドレイン電流には２倍波以
外の不要波（基本波、３倍波、４倍波・・・）の成分が
多く、これらを除去するために選択度の良好なりＰＦを
必要とする。このため回路は大形化し、この事は例えば
ＭＭＩＣではほぼチップ面積に比例してチップコストが
上昇するから、低価格化の点からも好ましくない。
Ｔのドレイン電流に波形歪を生じさせ、その中の２逓倍
波成分を選択的に取シ出す原理である。従って変換利得
の点から見ると必ずしも効充よく基本波が２逓倍に変換
されているわけではなく、変換利得にはまだ改善の余地
がある。又、これに関連してドレイン電流には２倍波以
外の不要波（基本波、３倍波、４倍波・・・）の成分が
多く、これらを除去するために選択度の良好なりＰＦを
必要とする。このため回路は大形化し、この事は例えば
ＭＭＩＣではほぼチップ面積に比例してチップコストが
上昇するから、低価格化の点からも好ましくない。
本発明は上記の事情に鑑みてなされたもので、２逓倍波
への変換効率が高く、不要波の発生が少なく、したがっ
て特に良好な選択度のＢＰＦを必要としないＦＥＴを用
いた周波数２逓倍器を提供することを目的とする。
への変換効率が高く、不要波の発生が少なく、したがっ
て特に良好な選択度のＢＰＦを必要としないＦＥＴを用
いた周波数２逓倍器を提供することを目的とする。
本発明の周波数２逓倍器は、基本周波数の信号が略１８
０°の位相差をもって第１ゲートおよび第２ゲートに入
力されて逓倍動作するＦＥＴを有することを特徴とする
もので、ある。
０°の位相差をもって第１ゲートおよび第２ゲートに入
力されて逓倍動作するＦＥＴを有することを特徴とする
もので、ある。
以下図面を参照して本発明の実施例をＤＧＦＥＴを用い
た場合について詳細に説明する。
た場合について詳細に説明する。
一般のＤＧＦＦ：Ｔの電流特性について説明する。
第２図はＤＧＦＥＴ （７）等価回路図で、第１ Ｏ５
ＧＦＷＴ２１はソースが接地され、ドレインが第２の５
ＧＦＥＴ゛パＩ２２のソースに接続される。第２のＦＥ
Ｔ２２のドレインＤはドレインバイアスｖｄが加えられ
、第１のＦＥＴ ２ ＪのゲートＧ１にはゲートパイア
スｖｇ１が加えられ、第２のＦＥＴ ２２のゲートＧ２
にはゲートバイアスｖｇ２が加えられる。
ＧＦＷＴ２１はソースが接地され、ドレインが第２の５
ＧＦＥＴ゛パＩ２２のソースに接続される。第２のＦＥ
Ｔ２２のドレインＤはドレインバイアスｖｄが加えられ
、第１のＦＥＴ ２ ＪのゲートＧ１にはゲートパイア
スｖｇ１が加えられ、第２のＦＥＴ ２２のゲートＧ２
にはゲートバイアスｖｇ２が加えられる。
今、各ＦＥＴ ２１ 、２２のＤＣ特性が例えば第３図
に示すようでβるときに、全体としてのＤＧＦＥＴのド
レイン電流Ｉｄの第１ゲートバイアスｖｇ、および第２
ゲートバイアスｖｇ２に対する依存性は第４図に示すよ
うになる。この図から明らかな様にＤＧＦＥＴはｙ −
） ハ（７スｖｇ４．ｖｇ２に対しドレイン電流がほぼ
対称で、しかも■ｄ＝ｋ（Ｖｇ、＋Ｖ１．））（Ｖｇ２
＋Ｖ２ｏ） ・−・・・−・−（１）に近いゲート
電圧依存性を有することが特徴である。ただし、ｋ ＃
Ｖｌｏ ＃ Ｖ２Ｏは定数で、Ｖ１０ＪＦ■２０であ
る。
に示すようでβるときに、全体としてのＤＧＦＥＴのド
レイン電流Ｉｄの第１ゲートバイアスｖｇ、および第２
ゲートバイアスｖｇ２に対する依存性は第４図に示すよ
うになる。この図から明らかな様にＤＧＦＥＴはｙ −
） ハ（７スｖｇ４．ｖｇ２に対しドレイン電流がほぼ
対称で、しかも■ｄ＝ｋ（Ｖｇ、＋Ｖ１．））（Ｖｇ２
＋Ｖ２ｏ） ・−・・・−・−（１）に近いゲート
電圧依存性を有することが特徴である。ただし、ｋ ＃
Ｖｌｏ ＃ Ｖ２Ｏは定数で、Ｖ１０ＪＦ■２０であ
る。
次に、第１図は本発明の一実施例で、ＤＧＦＥＴを回路
的に等価な２つの５ＧＦＥＴ １１ 、１２の力 。
的に等価な２つの５ＧＦＥＴ １１ 、１２の力 。
スケート接続として表わしたもので、第１の８ＧＦＥＴ
Ｉ Ｊのドレインは第２の８ＧＦＥＴ １２のソース
に接続される。第１の５ＣＦＥＴ Ｊ Ｊはソースが接
地され、ゲートがコイルＲＦＣを介してゲートバイアス
ＶｇｌＯ印加端子１３に接続される。第１の５ＧＦＥＴ
Ｊ １のゲートはＲＦ電圧に１８０°の位相差を与え
る１８０°位相器１４を介して第２の５ＧＦＥＴ １２
のゲートに接続され、この第２の５ＧＦＥＴ Ｊ ２の
ゲートはコイルＲＦＣを介してゲートバイアス７ｇ２ｏ
印加端子１５に接続される。前記第２の５ＧＦＥＴ １
２のドレインはコイル１６を介してドレインｉ４イアス
ｖｄ印加端子１７に接続されると共に整合回路２０を介
して出力端子１８に接続される。第１の５ＧＦＥＴ １
１のゲートには入力端子１９が接続される。第１の５Ｇ
ＦＥＴ１１ （７１１” −） −１）ｉ ＤＧＦＥＴ
（Ｄ第１ゲートに、第２の５ＧＦＥＴ １２のゲート
がＤＧＦＥＴの第２ゲートに対応する。
Ｉ Ｊのドレインは第２の８ＧＦＥＴ １２のソース
に接続される。第１の５ＣＦＥＴ Ｊ Ｊはソースが接
地され、ゲートがコイルＲＦＣを介してゲートバイアス
ＶｇｌＯ印加端子１３に接続される。第１の５ＧＦＥＴ
Ｊ １のゲートはＲＦ電圧に１８０°の位相差を与え
る１８０°位相器１４を介して第２の５ＧＦＥＴ １２
のゲートに接続され、この第２の５ＧＦＥＴ Ｊ ２の
ゲートはコイルＲＦＣを介してゲートバイアス７ｇ２ｏ
印加端子１５に接続される。前記第２の５ＧＦＥＴ １
２のドレインはコイル１６を介してドレインｉ４イアス
ｖｄ印加端子１７に接続されると共に整合回路２０を介
して出力端子１８に接続される。第１の５ＧＦＥＴ １
１のゲートには入力端子１９が接続される。第１の５Ｇ
ＦＥＴ１１ （７１１” −） −１）ｉ ＤＧＦＥＴ
（Ｄ第１ゲートに、第２の５ＧＦＥＴ １２のゲート
がＤＧＦＥＴの第２ゲートに対応する。
即ち、従来方式と異なる点／１′１ＤＧＦＥＴの第２ゲ
ートである第２０ＦＥＴ １２のゲートにも原信号（基
本波周波数ｆ。）を入力する点で、その位相φ２はＤＧ
ＦＥＴの第１ゲートである第惠のＦＥＴ Ｊ Ｊのゲー
トの位相φ１と約１８０°異なシ、電圧振幅（Ａ）Ｆｉ
両ゲートともほぼ同レベルである。
ートである第２０ＦＥＴ １２のゲートにも原信号（基
本波周波数ｆ。）を入力する点で、その位相φ２はＤＧ
ＦＥＴの第１ゲートである第惠のＦＥＴ Ｊ Ｊのゲー
トの位相φ１と約１８０°異なシ、電圧振幅（Ａ）Ｆｉ
両ゲートともほぼ同レベルである。
次に、第４図のｖｌｒｌ−ｖｇ２平面上で説明する。
両ゲートに印加される逆相同振幅の基本波電圧は第４図
の直線３０として表される。直線３０の中心Ｂ１又はＤ
はＤＧＦＥＴの第１ゲート、第２ゲートの直流バイアス
ｖｇ１０ 、 Ｖｇ２０に相当する。
の直線３０として表される。直線３０の中心Ｂ１又はＤ
はＤＧＦＥＴの第１ゲート、第２ゲートの直流バイアス
ｖｇ１０ 、 Ｖｇ２０に相当する。
今、点Ａから出発し、基本波の１周期ケ）のトレースＡ
−Ｂ−Ｃ−Ｄ−Ｅを考えると、それに対応するドレイン
電流の時間変化は第５図に示すような波形となる。すな
わち、基本波１周期のスイングに対し、Ｂ、Ｄ部の２ケ
所に最大電流を持つ波形が得られ、はぼ純粋な２逓倍と
なることがわがる。このことは次の関係式からも明らか
である。
−Ｂ−Ｃ−Ｄ−Ｅを考えると、それに対応するドレイン
電流の時間変化は第５図に示すような波形となる。すな
わち、基本波１周期のスイングに対し、Ｂ、Ｄ部の２ケ
所に最大電流を持つ波形が得られ、はぼ純粋な２逓倍と
なることがわがる。このことは次の関係式からも明らか
である。
Ｖｇｌ （ｔ）＝ Ａ、ｃａｓωｔ 、 Ｖｇ２（ｔ）
＝−Ａｃｏｓωｔとすれば（１）式より、 Ｉ ｄ（ｔ）牛ｋ （Ａｃｏｓωｔ ＋Ｖ１（１） （
−Ａａｏｓωｔ ＋ Ｖ２Ｏ＞Ａ２ ’
Ａ２ ＝ｋ（Ｖｌ（１ｖ２ｏ＋Ａ（Ｖ２（１−Ｖｌ（１）ｃｏ
ｓＧｌｔ−２ｃＸＭ２ωｔ）Ａ冨 ｋＡ” ＃ｋ（Ｖ１ｇＶ２ｏ−Ｔ ） −Ｔｃｍ２ωｔ ・・・
・・・・・・（２）（２）式からも明らかな様に本発明
のダブラ動作においては基本波がほとんど２逓倍波のみ
に変換され、不要な周波数成分の発生は極めて少ないこ
とがわかる。
＝−Ａｃｏｓωｔとすれば（１）式より、 Ｉ ｄ（ｔ）牛ｋ （Ａｃｏｓωｔ ＋Ｖ１（１） （
−Ａａｏｓωｔ ＋ Ｖ２Ｏ＞Ａ２ ’
Ａ２ ＝ｋ（Ｖｌ（１ｖ２ｏ＋Ａ（Ｖ２（１−Ｖｌ（１）ｃｏ
ｓＧｌｔ−２ｃＸＭ２ωｔ）Ａ冨 ｋＡ” ＃ｋ（Ｖ１ｇＶ２ｏ−Ｔ ） −Ｔｃｍ２ωｔ ・・・
・・・・・・（２）（２）式からも明らかな様に本発明
のダブラ動作においては基本波がほとんど２逓倍波のみ
に変換され、不要な周波数成分の発生は極めて少ないこ
とがわかる。
以上ＦｉＦＥＴのｆｃ（Ｃｕｔ ｏｆｆ ｆｒｅｑｕｅ
ｎｃｙ ＊ｆ丑−悲−１ここでＣｇｌｌはゲート・ソー
ス間Ｃ°２πＣｇ。
ｎｃｙ ＊ｆ丑−悲−１ここでＣｇｌｌはゲート・ソー
ス間Ｃ°２πＣｇ。
容量、ｇｍはトランスコンダクタンス）、に比べ２逓倍
周波数が十分低い場合でおる。２逓倍周波数がｆｃのオ
ーダになると、Ｃ８８等の容量や浮遊インダクタンスの
影響等が無視できなくなるため最適なダブラ動作のため
の振幅、位相の条件が低周波の場合から若干ずれてくる
。この時は第４図の直線３０で示されたトレースがルー
プ状に拡がり幾分変換利得が低下し、不要波の発生も多
くなる。しかし、基本的なダブラ動作の原理はなんら変
るものではない。
周波数が十分低い場合でおる。２逓倍周波数がｆｃのオ
ーダになると、Ｃ８８等の容量や浮遊インダクタンスの
影響等が無視できなくなるため最適なダブラ動作のため
の振幅、位相の条件が低周波の場合から若干ずれてくる
。この時は第４図の直線３０で示されたトレースがルー
プ状に拡がり幾分変換利得が低下し、不要波の発生も多
くなる。しかし、基本的なダブラ動作の原理はなんら変
るものではない。
時系列解析プログラムによｆｉ ５ＧＦＥＴ （ゲート
長Ｌｇ’＝；１μｍ、ｆ−ト幅Ｗｇ ＝２００ Ｉ’ｍ
％ ｆｃ ＝２５ＧＨｚ ）２個をカスケード接続し
た本発明のＤＧＦＥＴダブラを設計、数値解析し、次の
結果が得られた。
長Ｌｇ’＝；１μｍ、ｆ−ト幅Ｗｇ ＝２００ Ｉ’ｍ
％ ｆｃ ＝２５ＧＨｚ ）２個をカスケード接続し
た本発明のＤＧＦＥＴダブラを設計、数値解析し、次の
結果が得られた。
この場合、 ＢＰＦは接続されていない。
■ 基本波Ｉ ＧＨｚ 、位相差（φ１−φ２）１８０
゜のとき変換利得１０ｄＢ、不要波抑圧（２ＧＨｚ電力
／不要波電力）１０ｄＢ０ ■ 基本波Ｉ Ｑ ＧＨｚ 、位相差１３０°のとき変
換利得２ｄＢ、不要波抑圧（２ＧＨｚ電力／不要波）６
ｄＢ。
゜のとき変換利得１０ｄＢ、不要波抑圧（２ＧＨｚ電力
／不要波電力）１０ｄＢ０ ■ 基本波Ｉ Ｑ ＧＨｚ 、位相差１３０°のとき変
換利得２ｄＢ、不要波抑圧（２ＧＨｚ電力／不要波）６
ｄＢ。
これらの結果は従来例と比べ変換利得が高く、とりわけ
不要波抑圧性能がすぐれておシ、小形、低価格化にきわ
めて有利である。又、ＢＰＦ’ｉ省略もしくは簡易化で
きるために従来方式では不可能なダブラの広帯域化へも
道をひらくもので、本発明の効果の波及するところは甚
大である。
不要波抑圧性能がすぐれておシ、小形、低価格化にきわ
めて有利である。又、ＢＰＦ’ｉ省略もしくは簡易化で
きるために従来方式では不可能なダブラの広帯域化へも
道をひらくもので、本発明の効果の波及するところは甚
大である。
なお、上記実施例では便宜上ＤＧＦ’ＥＴと表現し説明
したが、それと実質的に等価な動作をする２個の５ＧＦ
ＥＴをカスケード接続したものについても効果は同一で
ある。
したが、それと実質的に等価な動作をする２個の５ＧＦ
ＥＴをカスケード接続したものについても効果は同一で
ある。
また、第６図は本発明の他の実施例であり、ＤＣ回路は
省略しである。ＤＧＦＥＴ ４０の第１ｒ−トＧ１と第
２ゲートＧ２間にはλ／２線路４１が接続され、このλ
／２線路４１で第１ゲートＧ１と第２ゲート０２間に１
８００位相差を与えている。
省略しである。ＤＧＦＥＴ ４０の第１ｒ−トＧ１と第
２ゲートＧ２間にはλ／２線路４１が接続され、このλ
／２線路４１で第１ゲートＧ１と第２ゲート０２間に１
８００位相差を与えている。
Ｓはソース、Ｄはドレイン、ｆ６は基本波周波数、４２
は整合回路である。
は整合回路である。
更に、第７図は本発明の他の実施例で、ＤＣ回路は省略
しである。即ち、第１の５ＧＦＥＴ ５１のドレインは
第２の５ＧＦＥＴ ５２のソースに接続されてＤＧＦＥ
Ｔが構成される。この第１のＦＥＴ５１のゲートＧ１は
位相反転用のＦＥＴ ５３のゲートに接続され、とのＦ
ＥＴ ５３のドレインは第２のＦＥＴ ５２のゲートＧ
２に接続される。ＦＥＴ ５７ 。
しである。即ち、第１の５ＧＦＥＴ ５１のドレインは
第２の５ＧＦＥＴ ５２のソースに接続されてＤＧＦＥ
Ｔが構成される。この第１のＦＥＴ５１のゲートＧ１は
位相反転用のＦＥＴ ５３のゲートに接続され、とのＦ
ＥＴ ５３のドレインは第２のＦＥＴ ５２のゲートＧ
２に接続される。ＦＥＴ ５７ 。
５３のソースは接地され、ＦＥＴ ５２のトヤレインは
整合回路５４を介して出力端５５に接続される。５６は
入力端である。ｒ−）Ｇ２にはゲートＧ、に比べ、ＦＥ
Ｔ ５３によ多位相が約１８００遅れた基本波電圧が印
加され、本発明の要件が満たされる。
整合回路５４を介して出力端５５に接続される。５６は
入力端である。ｒ−）Ｇ２にはゲートＧ、に比べ、ＦＥ
Ｔ ５３によ多位相が約１８００遅れた基本波電圧が印
加され、本発明の要件が満たされる。
Ｃ発明の効果〕
以上述べたように本発明によれば、２逓信波への変換効
率が高く、不要波の発生が少なく、したがって特に良好
な選択度のＢＰＦ−ｉｉ必要としないため、小形、低価
格化にすることができる周波数２′逓倍器を提供するこ
とができる。
率が高く、不要波の発生が少なく、したがって特に良好
な選択度のＢＰＦ−ｉｉ必要としないため、小形、低価
格化にすることができる周波数２′逓倍器を提供するこ
とができる。
第１図は本発明の一実施例を示す回路図、第２図は本発
明に係るＤＧＦＥＴの一例を示す等価回路図、第３図は
本発明に係る５ＧＦＥＴのＤＣ特性の一例を示す特性図
、第４図は本発明に係るＤＧＦＥＴ ＋７） Ｄ Ｃ特
性の一例を示す特性図、第５図は本発明に係るＤＧＦＥ
Ｔダブラの電流波形の一例を示す図・、第６図は本発明
の一具体例を示す回路図、第７図は本発明の他の具体例
を示す回路図、第８図は従来のＤＧＦＥＴダブラを示す
回路図、第９図は従来のＤＧＦＥＴダブラの動作原理を
示す特性図である。 １１．１２・・・５ＧＦＥＴ 、 １３・・・ゲート２
４７７７ｇ１ｏ印加端子、１４・・・１８０’位相器、
１５・・・グートノクイアスｖｇ２ｏ印加端子、１６・
・・コイル、１７・・・ドレインノ々イアスｖｄ印加端
子、１８・・・出力端子、１９・・・入力端子、２０・
・・整合回路。 出願人代理人 弁理士 鈴 江 武 彦第１１ 第３図 第４図 −４−３−２−１０＋１ ｖｇ２ 第５図 第６図 １Ａ−
明に係るＤＧＦＥＴの一例を示す等価回路図、第３図は
本発明に係る５ＧＦＥＴのＤＣ特性の一例を示す特性図
、第４図は本発明に係るＤＧＦＥＴ ＋７） Ｄ Ｃ特
性の一例を示す特性図、第５図は本発明に係るＤＧＦＥ
Ｔダブラの電流波形の一例を示す図・、第６図は本発明
の一具体例を示す回路図、第７図は本発明の他の具体例
を示す回路図、第８図は従来のＤＧＦＥＴダブラを示す
回路図、第９図は従来のＤＧＦＥＴダブラの動作原理を
示す特性図である。 １１．１２・・・５ＧＦＥＴ 、 １３・・・ゲート２
４７７７ｇ１ｏ印加端子、１４・・・１８０’位相器、
１５・・・グートノクイアスｖｇ２ｏ印加端子、１６・
・・コイル、１７・・・ドレインノ々イアスｖｄ印加端
子、１８・・・出力端子、１９・・・入力端子、２０・
・・整合回路。 出願人代理人 弁理士 鈴 江 武 彦第１１ 第３図 第４図 −４−３−２−１０＋１ ｖｇ２ 第５図 第６図 １Ａ−
Claims (3)
- （１）ドレイン、ソースおよびゲートを有する第１の電
界効果トランジスタと、第１の電界効果トランジスタの
ドレインに接続されたソース、ドレインおよびゲートを
有する第２の電界効果トランジスタと、基本周波数の信
号を略１８０°の位相差をもって前記第１および第２の
電界効果トランジスタのゲートに供給する手段とを具備
した周波数２逓倍器。 - （２）第１の電界効果トランジスタと第２の電界効果ト
ランジスタとがデュアルゲート電界効果トランジスタで
構成された特許請求の範囲第１項記載の周波数２逓倍器
。 - （３）第１および第２の電界効果トランジスタのゲート
に供給される基本周波数信号の略１８０°の位相差が、
第１の電界効果トランジスタのゲートにゲートが接続さ
れ、第２の電界効果トランジスタのゲートにドレインが
接続された第３の電界効果トランジスタで与えられるこ
とを特徴とする特許請求の範囲第１項又は第２項記載の
周波数２逓倍器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089975A JPS61248602A (ja) | 1985-04-26 | 1985-04-26 | 周波数２逓倍器 |
| US06/851,161 US4734591A (en) | 1985-04-26 | 1986-04-14 | Frequency doubler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089975A JPS61248602A (ja) | 1985-04-26 | 1985-04-26 | 周波数２逓倍器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248602A true JPS61248602A (ja) | 1986-11-05 |
| JPH0347766B2 JPH0347766B2 (ja) | 1991-07-22 |
Family
ID=13985675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089975A Granted JPS61248602A (ja) | 1985-04-26 | 1985-04-26 | 周波数２逓倍器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4734591A (ja) |
| JP (1) | JPS61248602A (ja) |
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1985
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-
1986
- 1986-04-14 US US06/851,161 patent/US4734591A/en not_active Expired - Fee Related
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