JPS61248526A - アライメント方法 - Google Patents
アライメント方法Info
- Publication number
- JPS61248526A JPS61248526A JP60088888A JP8888885A JPS61248526A JP S61248526 A JPS61248526 A JP S61248526A JP 60088888 A JP60088888 A JP 60088888A JP 8888885 A JP8888885 A JP 8888885A JP S61248526 A JPS61248526 A JP S61248526A
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- JP
- Japan
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- alignment
- chip
- chips
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000000206 photolithography Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 230000007423 decrease Effects 0.000 abstract description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はＬＳＩ等の半導体装置の製造プロセスで行な
うホトリソグラフィ工程でウェハー基板をステップさせ
て露光を施こす縮小投影露光装置（以下ステッパーとい
う）を用いて行なうウェハーアライメント方法に関する
ものである。
うホトリソグラフィ工程でウェハー基板をステップさせ
て露光を施こす縮小投影露光装置（以下ステッパーとい
う）を用いて行なうウェハーアライメント方法に関する
ものである。
（従来の技術）
従来、この種のアライメント方法として特公昭５６−１
２０１２号、特公昭５６−１３３７９号公報に記載され
たものがあった。すなわち、上記アライメント技術はス
テッパーを用いてホトグラツブイエ程で１回の露光につ
き、アライメントを施こす「ダイ−パイ−ダイ」アライ
メント方式を用いて露光を行なう場合、１回の露光に最
低１個のアライメントマークを用意する必要があり、通
常のＬＳＩ等の製造プロセスでは５〜１５回程度のホト
リソグラフィ工程を行なう。例えば８回のホトリソグラ
フィ工程を必要とする第２図に示した半導体装置では、
８回のホトリソグラフィ工程では８個のアライメントマ
ークを配置してあり、１回の露光でＬＳＩ４チツプをパ
ターニングする例を示しである。符号１〜４は１回の露
光でパターニングされるＬＳＩ４チツプであゆ、アライ
メントに用いるチップを１とすると、チップ１内に８
。
２０１２号、特公昭５６−１３３７９号公報に記載され
たものがあった。すなわち、上記アライメント技術はス
テッパーを用いてホトグラツブイエ程で１回の露光につ
き、アライメントを施こす「ダイ−パイ−ダイ」アライ
メント方式を用いて露光を行なう場合、１回の露光に最
低１個のアライメントマークを用意する必要があり、通
常のＬＳＩ等の製造プロセスでは５〜１５回程度のホト
リソグラフィ工程を行なう。例えば８回のホトリソグラ
フィ工程を必要とする第２図に示した半導体装置では、
８回のホトリソグラフィ工程では８個のアライメントマ
ークを配置してあり、１回の露光でＬＳＩ４チツプをパ
ターニングする例を示しである。符号１〜４は１回の露
光でパターニングされるＬＳＩ４チツプであゆ、アライ
メントに用いるチップを１とすると、チップ１内に８
。
個のアライメントマーク１１〜１８が必要となる。
なお、チップ１以外のチップ２〜４内に含まれるアライ
メントマーク１１〜１８ば不要となるが、チップ１によ
りチップサイズが決定されてしまい、この結果、チップ
１以外のチップ２〜４もチップ１と同等の面積を有する
ことになる。
メントマーク１１〜１８ば不要となるが、チップ１によ
りチップサイズが決定されてしまい、この結果、チップ
１以外のチップ２〜４もチップ１と同等の面積を有する
ことになる。
（発明が解決しようとする問題点）
上記のように従来の１ライメント方法は、１回の露光に
１個のアライメントマークが必要となるため、８個の１
ライメントマークが露光領域内に必要となる。したがっ
て露光領域内にある複数のチップの中で特定のチップを
定め、そのチップのみを用いてアライメントを行なって
いくものであり、このため１チツプ内に含まれるアライ
メントマークの数もホトリソグラフィ工程の数も８個必
要となるので、ＬＳＩチップ内にアライメントマークの
占有する領域がかなり大きなものになり、チップサイズ
を縮小化していく上で大きな問題点があった。
１個のアライメントマークが必要となるため、８個の１
ライメントマークが露光領域内に必要となる。したがっ
て露光領域内にある複数のチップの中で特定のチップを
定め、そのチップのみを用いてアライメントを行なって
いくものであり、このため１チツプ内に含まれるアライ
メントマークの数もホトリソグラフィ工程の数も８個必
要となるので、ＬＳＩチップ内にアライメントマークの
占有する領域がかなり大きなものになり、チップサイズ
を縮小化していく上で大きな問題点があった。
この発明は上記のような問題点を除去するためになされ
たもので、ウニへ−プロセスを変化させることなく、Ｌ
ＳＩＩチップ内に配置されるアライメントマークの数を
減少させることのできるアライメント方法を提供するこ
とを目的とする。
たもので、ウニへ−プロセスを変化させることなく、Ｌ
ＳＩＩチップ内に配置されるアライメントマークの数を
減少させることのできるアライメント方法を提供するこ
とを目的とする。
（１！ＩＪｇ点を解決するための手段）この発明のアラ
イメント方法は、アライメントを行なう際に使用するチ
ップを工程毎に決定し、チップ内の他の箇所に配置した
アライメントマークを用いてマスクとウェハーの位置合
わせを行なうようにしたものである。
イメント方法は、アライメントを行なう際に使用するチ
ップを工程毎に決定し、チップ内の他の箇所に配置した
アライメントマークを用いてマスクとウェハーの位置合
わせを行なうようにしたものである。
（作 用）
この発明におけるアライメント方法は、ホトリソグラフ
ィ工程の進行と共に、アライメントを実行するチップを
変えていくのみで１チツプ内に配置されるアライメント
マークの数を減少させることができる。
ィ工程の進行と共に、アライメントを実行するチップを
変えていくのみで１チツプ内に配置されるアライメント
マークの数を減少させることができる。
第１図はこの発明の実施例を示す図で、２１〜２４は１
回の露光でパターニングされるチップであり、３１〜３
８は各チップ２１〜２４に各々２個づつ配置したアライ
メントマークを示す。すなわちこの発明では、アライメ
ントを行なうチップを通常１チツプを専用としていたが
、チップ２１から２４まで均等に分散させ、一つの１チ
ツプでは２工程のみのアライメントを行なうようにした
ものである。したがって各チップ２１〜２４内に配置さ
れるアライメントマーク３１〜３８は１チツプに対し２
個づつとなるので、第２図に示した従来のアライメント
方法のように１チツプ内に８個のアライメントマークの
場合と比較して極めて小さな面積でアライメントマーク
を配置することができる。
回の露光でパターニングされるチップであり、３１〜３
８は各チップ２１〜２４に各々２個づつ配置したアライ
メントマークを示す。すなわちこの発明では、アライメ
ントを行なうチップを通常１チツプを専用としていたが
、チップ２１から２４まで均等に分散させ、一つの１チ
ツプでは２工程のみのアライメントを行なうようにした
ものである。したがって各チップ２１〜２４内に配置さ
れるアライメントマーク３１〜３８は１チツプに対し２
個づつとなるので、第２図に示した従来のアライメント
方法のように１チツプ内に８個のアライメントマークの
場合と比較して極めて小さな面積でアライメントマーク
を配置することができる。
なお、下記の表はホトリソグラフィ回数によるチップ内
のアライメントマークの数を示す。
のアライメントマークの数を示す。
、−ニングされるチップ数が多いほど、アライメントマ
ークの数が少なくなり、したがってチップサイズの縮小
化を図ることが可能となる。
ークの数が少なくなり、したがってチップサイズの縮小
化を図ることが可能となる。
（発明の効果）
以上、説明したようにこの発明によれば、１回の露光で
複数のチップを焼付けることができる半導体装置製造で
のホトリソグラフィ工程で、アライメントを行なう際に
使用するチップを工程毎に決定し、チップ内の他の箇所
に配置したアライメントマークを用いてマスクとウェハ
ーの位置合わせを行なえるようにしたので、ホトリソグ
ラフィ工程やアライメントマーク等の従来技術を変更す
ることなくチップ内に配置されるアライメントマーク数
を減少させることができ、ステッパーを用いたホトリソ
グラフィ工程に利用することができる。
複数のチップを焼付けることができる半導体装置製造で
のホトリソグラフィ工程で、アライメントを行なう際に
使用するチップを工程毎に決定し、チップ内の他の箇所
に配置したアライメントマークを用いてマスクとウェハ
ーの位置合わせを行なえるようにしたので、ホトリソグ
ラフィ工程やアライメントマーク等の従来技術を変更す
ることなくチップ内に配置されるアライメントマーク数
を減少させることができ、ステッパーを用いたホトリソ
グラフィ工程に利用することができる。
第１図はこの発明におけるアライメント方法によるパタ
ーニング図、第２図は従来のアライメン２１〜２４・・
・ＬＳＩチップ、３１〜３８・・・アライメントマーク
。 第１図
ーニング図、第２図は従来のアライメン２１〜２４・・
・ＬＳＩチップ、３１〜３８・・・アライメントマーク
。 第１図
Claims (1)
- 縮小投影露光装置を用い、１回の露光で複数個のチッ
プを焼付けることができる半導体装置製造に際してのホ
トリソグラフィ工程において、アライメントを行なう際
に使用するチップを工程毎に決定し、チップ内の他の箇
所に配置したアライメントマークを用いてマスクとウェ
ハーの位置合わせを行なうことを特徴とするアライメン
ト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088888A JPS61248526A (ja) | 1985-04-26 | 1985-04-26 | アライメント方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60088888A JPS61248526A (ja) | 1985-04-26 | 1985-04-26 | アライメント方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248526A true JPS61248526A (ja) | 1986-11-05 |
Family
ID=13955509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60088888A Pending JPS61248526A (ja) | 1985-04-26 | 1985-04-26 | アライメント方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248526A (ja) |
-
1985
- 1985-04-26 JP JP60088888A patent/JPS61248526A/ja active Pending
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