JPS61248465A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、読出し専用メモリに適用して有効な技術に関するも
のである。

［背景技術］ 読出し専用メモリ（以下、ＲＯＭという）は、メモリセ
ルとして、絶縁ゲート型電界効果トランジスタ（以下、
Ｍ　Ｉ　Ｓ　ＦＥＴという）を用いている。

ＲＯＭへの情報の書き込みは、例えば、所定のＭＩＳＦ
ＥＴのしきい値電圧を、他のＭＩＳＦＥＴのしきい値電
圧より高くすることによって行うものである。所定のＭ
　Ｉ　Ｓ　ＦＥＴのしきい値電圧を高くするには、製造
工程中に所定のＭＩＳＦＥＴのチャネル部にソース領域
およびドレイン領域と反対導電型の不純物、例えばボロ
ンを導入する技術を用いる。

ＲＯＭにおいては、前記不純物の導入による情報の書き
込みから製品完成までに要する工程をできるだけ少くし
て、顧客の要求に迅速に答える必要がある。

そこで、前記ＭＩＳＦＥＴのゲート電極を覆う絶縁膜を
形成した後に、所定のＭＩＳＦＥＴの上部の絶縁膜を選
択的に除去し、イオン打込みによって前記不純物を導入
する技術が、例えば、特開昭５８−１１１３６４号に記
載されている。

本発明者は、前記情報の書き込み技術を検討した結果、
次の問題点を見出した。

第１に、ゲート電極上の絶縁膜を、ゲート電極が露出す
るまで除去するようにした場合、そのエツチング工程中
に、ゲート電極の両側部がエツチングされてしまうため
に、Ｍ　Ｉ　Ｓ　ＦＥＴのしきい値電圧等の特性が変化
する。また、前記エツチング工程中にゲート絶縁膜がエ
ツチングされるので。

ゲート電極とソース領域あるいはドレイン領域との間の
絶縁耐圧が劣化する。さらに、エツチングにより、露出
したゲート電極およびゲート絶縁膜が汚染されてしまう
。

第２に、ゲート電極上の絶縁膜をある厚さだけ残すよう
にしてイオン打込みをした場合、深くイオンを打込む必
要があるので、打込みエネルギを大きくしなければなら
ない。このため、例えばボロンを二荷に帯電させなけれ
ばならず、ドーズ量を多くする（大電流でイオン打込み
をする）ことができなくなる。

［発明の目的］ 本発明の目的は、メモリセルであるＭＩＳＦＥＴのゲー
ト電極がエツチングされるのを防止することが可能な技
術を提供することにある。

本発明の他の目的は、Ｍ　Ｉ　Ｓ　ＦＥＴのしきい値電
圧等の電気的特性が変化するのを防止することが可能な
技術を提供することにある。

本発明の他の目的は、ゲート絶縁膜の絶縁耐圧が劣化す
るのを防止することが可能な技術を提供することにある
。

本発明の他の目的は、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート電極
およびワード線と、その上部の導電層とを絶縁する絶縁
膜の絶縁抵抗が低下するのを防止することが可能な技術
を提供することにある。

本発明の他の目的は、前記絶縁膜が高電界によって分極
するのを防止することが可能な技術を提供することにあ
る。

本発明の他の目的は、情報を書き込むための不純物を低
エネルギで導入することが可能な技術を提供することに
ある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリセルを覆う絶縁膜をエツチングレート
の異なる第１絶縁膜とその上の第２絶縁膜とで構成する
。ゲート電極を通して基板へイオン打込みするために、
選択的に第２絶縁膜を除去する際に、エツチング速度が
これよりも遅い第１絶縁膜をエツチングのストッパとし
て用いる。

このことにより、メモリセルであるＭＩＳＦＥＴの電気
的特性が変化するのを防止するものである。

以下１本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。

実施例は、本発明を用いて構成したＲＯＭについて説明
する。

［実施例Ｉ］ 実施例ＩのＲＯＭは、隣接する４個のメモリセル、すな
わちＭＴＳＦＥＴのソース領域またはドレイン領域を夫
々一体に構成したＲＯＭについて説明する。

第１図は本実施例のＲＯＭの平面図、第２図は第１図の
■−■切断線における断面図である。なお、第１図では
要部の構成を明確にするために最終保護膜１５を図示し
ていない。

本実施例のＲＯＭのメモリセルは、ソース領域あるいは
ドレイン領域として用いられる一対のｎ４型半導体領域
ｌ、ゲート絶縁膜２およびゲート電極３を備えたＭＩ　
５ＦＥＴＱを用いて構成したものである。半導体領域１
は、Ｐ−型半導体基板４の表面部に設けられており、隣
接するＭＴＳＦＥＴＱの間はフィールド絶縁膜５とＰ＋
型チャネルトツパ領域６とで電気的に分離しである。

ゲート電極３は、フィールド絶縁膜Ｓ上を延在してワー
ド線ＷＬを構成している。ゲート電１ｉｉ３およびワー
ド線ＷＬは、多結晶シリコン層３Ａとその上部に設けた
モリブデンシリサイド層３Ｂとで構成しである。

７はアルミニュウムからなる導電層であり、データ線Ｄ
Ｌとして用いられるものであり、接続孔８を通して所定
の半導体領域ｌに接続されている。

導電層７と前記グー１−電極３あるいはワード線ＷＬと
は絶縁膜９，１０および１１によって電気的に絶縁しで
ある。また、前記接続孔８は、ゲート絶縁膜２、絶縁膜
９．１０．１１を選択的に除去して形成したちである。

絶縁膜１０は、絶縁膜１１を選択的に除去して開孔１３
を形成するためのエツチング工程中に。

ゲート電匝３およびゲート絶縁膜２がエツチングされる
のを防止するためのエツチングレ−ツバとして用いるも
のである。

開孔１３は、その下部のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
＋にＰ型不純物、例えばボロンを導入するために用いる
ものである。導入された不純物をアニールしてｐ型頭域
１４が形成される。前記ｐ型不純物が導入されたＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋のしきい値電圧は、他のＭ　
Ｉ　Ｓ　ＦＥＴＱのしきい値電圧より高くなる。

１５は保ｉ！膜であり、半導体基板４の上部を覆って設
けである。

次に、本実施例のＲＯＭの製造方法を説明する。

まず、第３図（第８図のｍ−ｍ切断線に沿う断面図）、
第８図に示すように、Ｐ−型半導体基板４の所定部にフ
ィールド絶縁膜５とＰ“型チャネルストッパ領域６とを
、夫々、良く知られた熱酸化技術、イオン打ち込み技術
を用いて形成する。

次に、半導体基板４の表面を熱酸化することによって得
られる酸化シリコン膜を用いてゲート絶糞膜２を形成す
る。なお、第８図ではゲート絶縁膜２は省略している。

次に、第４図（第９図のＩＶ−ＩＶ切断線に沿う断面図
）、第９図に示すように、ゲート電極３およびワード線
ＷＬを形成する。まず、半導体基板４上の全面に、例え
ばＣＶＤ技術によって多結晶シリコンＪ！３Ａを２００
０オングストローム（以下、［Ａ］と記述する）程度の
膜厚に形成する。そして、前記多結晶シリコン層上に１
例えばスパッタ技術によって高融点金属層、例えばモリ
ブデン層を３０００［Ａ１程度の膜厚に形成する。そし
て。

前記多結晶シリコン層と高融点金属層とをアニールする
ことによって、シリサイド層３Ｂを形成する。そして、
異方性のエツチング技術によって。

前記シリサイド層３Ｂと多結晶シリコン層３Ａとの不要
な部分を除去して、第４図及び第９図に示したパターン
にゲート電極３およびワード線ＷＬを形成する。

なお、前記シリサイド層３Ｂは、多結晶シリコン層３Ａ
上に、直接シリサイド層３Ｂをスパッタ技術によって形
成してもよい。

次に、第５図（第１０図のＶ−Ｖ切断線に沿う断面図）
、第１０図に示すように、ソース領域。

ドレイン領域となるｎ＋型半導体領域１を形成する。ゲ
ート電極３をマスクとして用いたイオン打ち込みによっ
てｎ型不純物、例えばリンを半導体基板４の表面に導入
する。イオン打込みのためのマスクは、ゲートｆｆ１ｌ
ｉ３を用いる。そして、アニールによって、前記半導体
基板４の表面に導入したｎ型不純物を拡散して半導体領
域１を形成する。

次に、例えばＣＶＤ技術によって酸化シリコン膜からな
る絶縁膜９を１０００［Ａ］程度の膜厚に形成する。次
に１例えば、ＣＶＤ技術によってシリコンナイトライド
膜からなる絶ｍ膜１０を５００［Ａ１程度の膜厚に形成
する。この絶縁膜１０は、後に絶縁膜１１を選択的に除
去して開孔１３を形成するエツチング工程中のエツチン
グストッパとして用いる。

さらに、例えばＣＶＤ技術によってフォスフォシリケー
トガラス（ＰＳＧ）からなる絶！膜１１を５０００乃至
ＧＯＯＯ［Ａ］程度の膜厚に形成考る。絶縁膜１１は、
メモリセルへのイオン打込みの際は選択的に除去される
ので、際く形成することができる。これはデータ線の断
線防止等に一有効である。絶縁膜１１にフォスフォシリ
ケートガラスを用いるのは、主として、ナトリュムイオ
ン（Ｎａ”）等の不純物イオンを絶縁膜１１によって捕
獲するためである。

絶縁膜１１は前記のように、リンを含有するフォスフォ
シリケートガラスを用いて形成したものである。このた
めに、絶縁膜ｌｌ中にリンが絶縁１ａ１０の中に拡散す
ると、絶縁膜１０の絶縁抵抗が低下する恐れがある。し
かし、絶縁膜１０は、リン等の不純物が拡散しにくいシ
リコンナイトライド膜からなるので、前記不純物が拡散
することによる絶縁抵抗の低下を防止することができる
。

したがって、グー１−電極３およびワード線ＷＬと、後
に形成されるデータ線ＤＬとの間の絶縁抵抗が低下する
のを防止することができるので、ＲＯＭの電気的信頼性
を向上することができる。

次に、第６図（第１１図のＶｌ−ＶＴ切断線に沿う断面
図）、第１１図に示すように、半導体領域１上の所定の
部分のゲート絶縁膜２．絶縁膜９．１０および１１を１
例えば異方性のエツチングによって選択的に除去して接
続孔８を形成する。

次に、データ線ＤＬとして用いられる導１１！層７を形
成する。例えば電子ビーム蒸着技術によって。

アルミニュウム層を半導体基板４上の全面に形成する。

このアルミニュウム層の不要な部分を、例えば異方性の
エツチングによって選択的に除去して、導電層７を形成
する。

次に、第７図（第１２図の■−■切断線に沿う断面図）
、第１２図に示すように、開孔１３を形成するエツチン
グ工程のマスクとなるレジスト膜１６を絶縁膜１１上に
形成する。なお、′ｆＪ１２図には、要部の構成を明確
にするためにレジスト膜１６を図示していない。

そして、情報が書き込まれるべきＭ　Ｉ　Ｓ　ＦＥＴＱ
ｉ上の絶縁膜１１をレジスト膜１６をマスクとしたウェ
ットエツチングによって選択的に除去することによって
、開孔１３を形成する。

絶縁膜１１を除去するためのエツチング液によって絶ａ
ｍｉｏがエツチングされないこと、少なくともエツチン
グされにくいことが重要である。

絶縁膜１１の下部にエツチングストッパとして用いられ
る絶縁膜１０を設けたことにより、情報となる不純物を
導入するための開孔１３を形成するエツチング工程中に
絶縁膜９がエツチングされ。

さらにゲート電極３およびゲート絶縁膜２がエツチング
されるのを防止することができる。

ゲート電極３がエツチングされてゲート長が所定の長さ
より短くなるのを防止することができるので、ＭＩ　５
ＦＥＴＱ＋のしきい値電圧等の電気的等性が変化するの
を防止することができる。

また、前記エツチングによって、ゲート絶縁膜２がエツ
チングされるのを防止することができることにより、ゲ
ート電極３と半導体領域１との間の絶縁耐圧が劣化する
のを防止することができる。

次に、レジスト膜１６をマスクとして用い、イオン打込
みによって不純物、例えばｐ型不純物であるボロンな、
グー１−電極３を貫通させてＭＩＳ、’Ｆ　Ｅ　Ｔ　Ｑ
　ｓのチャネル部に導入する。

第１７図に示したＲＯＭにおいては、ゲート電極３に組
成のち密なシリサイド層３Ｂを用いていることから、情
報となる不純物をＭＩＳＦＥＴＱ！のチャネル部に導入
するためには、３００［Ｋｅｙ］程度のエネルギを要す
る。

３００［Ｋｅｙｌ程度のエネルギによって前記不純物を
導入することができるのは、５０００乃至６０００［Ａ
１程度の厚い酸化膜を有する絶縁膜１１を除去したこと
によって可能となったものである。前記３００［Ｋｅｙ
］程度のエネルギは、１５０［Ｋｖ］程度の電圧で２価
のボロンを加速することによって得ることができる。

絶縁膜１１を除去せずに、絶縁膜１１を貫通させて前記
不純物を導入するのでは、４００　［Ｋｅｙ］程度の高
エネルギを要し、情報の書込みが困難となる。

なお、導入する不純物をｎ型（リン、ヒ素）とし、予じ
め高く設定したＭ　Ｉ　Ｓ　ＦＥＴのしきい値電圧を低
くするようにしてもよい。

次に、第１図、第２図に示した保護膜１５を形成する。

保護膜１５は、例えばＣＶＤ技術によってシリコンナイ
トライド膜を前記ＰＳＧ膜上に形成したものを用いる。

保護膜１５を形成して本実施例のＲＯＭは、完成する。

［実施例］ 実施例■のＲＯＭは、実施例Ｉにおいて説明した絶縁膜
１０に不純物を含有しない多結晶シリコン層を用いたも
のである。

実施例ＨのＲＯＭは、その構造および製造工程が実施例
ＩのＲＯＭと同様であるので１図示を省略して実施例Ｉ
を説明するために用いた第１図。

第２図を用いて構造と製造方法を簡単に説明する６本実
施例では、絶縁膜１０にリン等の不純物を含有しない多
結晶シリコン層を用いる。この多結晶シリコン層は１例
えばＣＶＤ技術によって５００［Ａ］程度の膜厚に形成
する。モしてＰＳＧ膜１膜上１結晶シリコン層１０との
エツチングレート差（多結晶シリコン層１０がエツチン
グされ難い）を利用して、ＰＳＧ膜１膜上１孔１３を設
ける時に多結晶シリコン層１０をエツチングストッパと
して用いる。

本発明者によれば、保護膜１５にプラズマＣｖＤ技術に
よって得られるシリコンナイトライド膜を用いると、シ
リコンナイトライド膜を形成する工程中に半導体基板４
上に高電界が生じる場合がある。

絶縁膜１０に不純物を含有しない多結晶シリコン層を用
いることによって、半導体基板４上に前記高電界が生じ
ても絶縁膜１０は分極することばない。

したがって、絶縁膜１０が分極することによるＭＩＳＦ
ＥＴＱのしきい値電圧等の電気的特性の変化がないので
、ＲＯＭの電気的信頼性を向上することができる。

［実施例■］ 第１３図は１本発明の実施例■を示す断面図である。

実施例■は、絶縁膜９．１０．１１をＰＳＧ［に代えた
例である。ＰＳＧ膜９．１１は高いリン濃度（例えば４
〜Ｌ　Ｏｍｏ　１％）を有する膜である。一方、ＰＳＧ
膜１膜製０いリン濃度（例えば４ｍｏ１％以下）の膜で
ある。リン濃度の低い方がエツチングレートが小さいの
で、これを利用してＰＳＧ膜１膜製０ＳＧ膜１膜上１孔
１３を形成するときのエツチングストッパとする。

絶縁膜１７は、高温低圧下でのＣＶＤ技術により形成し
た酸化シリコン膜からなる。これは、高濃度のリンを含
むＰＳＧ膜９からリンが漏れてＭＩＳＦＥＴ等の素子に
影響を与えるのを防ぐためである。従って、ＰＳＧＳｅ
Ｏ２ン濃度が例えば４ｍｏ１％以下と低い時は、絶縁膜
１７を形成せずともよい。

実施例■では、ゲート電極３を多結晶シリコン層で形成
している。１８は多結晶シリコン層３の熱酸化で得た酸
化シリコン膜である。ＭＩＳＦＥＴ　Ｑ　ｔのゲート電
極３を不純物が貫通し易すい多結晶シリコン層で形成し
ているので、ボロンを１５０［Ｋａｖｌ程度のエネルギ
によってＭＩＳＦＥ　Ｔ　Ｑ　＋のチャネル部に導入す
ることができる。

１５０［Ｋｅｙｌ程度のエネルギは、１価のボロンを用
いても容易に得ることができる。また、１価のボロンは
、２価のボロンより多量に得ることができるので、情報
の書込みに要する時間を短縮することができる。すなわ
ち、情報の書込みからＲＯＭの完成までに要する時間を
短縮することができる。また、イオンを打ち込むための
必要エネルギを小さくできるので、イオン打ち込み装置
の構成を簡素化でき、また負担を軽くできる。さらに、
１価のイオンでよいため、大電流のイオン打込みを行い
易くなる。

絶縁膜１０としては、リンを含まない酸化シリコン膜、
プラズマＣＶＤ法又はスパッタ法により形成した酸化シ
リコン膜又は窒化シリコン膜を用いてもよい。

［効果］ 本願によって開示された新規な技術によれば。

以下の効果を得ることができる。

（１）、第１絶縁膜の下部に、該第１絶縁膜を除去して
開孔を形成するためのエツチング液によってエツチング
されない、少くなくともエツチングされにくいエツチン
グストッパとして用いる第２絶縁膜を設けたことにより
、前記開孔を形成する工程、中に、ゲート電極およびゲ
ート絶縁膜がエツチングされるのを防止することができ
る。

（２）、前記（１）により、ゲート電極のゲート長が所
定の値より短く形成されるのを防止することができるの
で、ＭＩＳＦＥＴのしきい値電圧等の電気的特性が変化
するのを防止することができる。

（３）、前記（１）により、ゲート電極と半導体領域と
の間のゲート絶縁膜の絶縁耐圧が劣化するのを防止する
ことができる。

（４）、ゲート電極およびワード線を多結晶シリコン層
で構成したＲＯＭにおいて、膜厚の厚い絶縁膜を除去し
て開孔を形成し、この開孔を通して情報となる不純物を
Ｍ　Ｉ　Ｓ　ＦＥＴのチャネル部に導入することにより
、１価のボロンを用いて低エネルギで情報の書き込みを
行うことができる。

（５）、前記（４）により、１価のボロンは多量に得る
ことができるので、情報の書き込みに要する時間を低減
することができる。

（６）、前記（５）により、情報の書き込みからＲＯＭ
の完成までに要する時間を低減することができる。

（７）、エツチングストッパとして用いられる絶縁膜に
リン等の不純物が拡散しにくいシリコンナイトライド膜
を用いたことにより、絶縁膜中のリンによって絶縁膜の
絶縁抵抗が低下することはないので、ゲート電極および
ワード線と、データ線との間の絶縁耐圧が低下するのを
防止することができる。

（８）、エツチングストッパとして用いられる絶縁膜に
不純物を含有せず、かつ分極しない多結晶シリコン層を
用いたことにより、絶縁膜が外部から加わる高電界によ
って分極するのを防止することができる。

（９）、前記（８）により、ＭＩＳＦＥＴのしきい値電
圧等の電気的特性が絶縁膜の分極によっ゛Ｃ変化するの
を防止することができる。

以上１本発明者によってなされた発明を実施例にもとず
き具体的に説明したが１本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば１本発明は、第１３図、および第１４図に示すよ
うなＮＡＮＤ型のＲＯＭに適用することができる。第１
３図は、ＮＡＮＤ型ＲＯＭの平面図、第１４図は、第１
３図のＡ−Ａ切断線における断面図である。ＮＡＮＤ型
ＲＯＭのメモリセルであるＭＩＳＦＥＴＱは、隣接する
Ｍ　Ｉ　Ｓ　ＦＥＴＱと電気的に直列に接続したもので
ある。前記ＮＡＮＤ型ＲＯＭのデータ線ＤＬは、フィー
ルド絶縁膜５の上部に延在して設けであるので、情報が
書き込まれるべきＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの上
部の絶縁膜１１を選択的に除去して、開孔１３を形成す
ることができる。絶縁膜１１の下部にエツチングストッ
パとして用いる絶縁膜１０が設けであるので、開孔１３
を形成するためのエツチング工程中にゲート電極３がエ
ツチングされないのは、実施例■と同様である。

絶縁膜９は省略できる。絶縁膜９．１０．１１の材料及
びその組合せとしては、種々の選択が可能である。絶縁
膜１１のエツチング時にその直下の絶縁膜１０がエツチ
ングされないこと又はされにくいことが満足されていれ
ばよい。

ケート電極は、多結晶シリコン膜又はモリブデン、タン
タル、タングステン、チタン等の高融点金属膜又はこれ
らの高融点金属のシリサイド膜又は多結晶シリコン膜上
に高融点金属膜あるいはそのシリサイド膜を重ねた多層
膜であってもよい。

ゲート電極を通して打ち込まれるイオンはリン又はヒ素
等であってもよく、また、各半導体領域の導電型は同封
であってもよい。したがって、ＭＩＳＦＥＴのしきい値
電圧は高くされても低くされてもよい。

また、イオン打込みする面積や形状は種々に変形するこ
とができる。

さらに、本発明は、いわゆる縦型ＲＯＭ等の種々のＲＯ
Ｍに適用できる。

さらにまた、前記実施例ではワード線とデータ線との間
の眉間絶縁膜に本発明を適用した例を示したが、メモリ
セル上の他の絶縁膜１例えばデータ線上の絶縁膜又は最
終保護膜に本発明を適用してもよい。

本発明は、ゲート電極を通してイオン打込みを行うこと
によって情報を書込むＲＯＭであれば。

どのようなものでも適用可能である。

【図面の簡単な説明】

第１図は１本発明に従うＲＯＭの平面図、第２図は、第
１図のｕ−ｎ切断線における断面図、 第３図乃至第１２図は、実施例■のＲＯＭの製造方法を
説明するための図であり。 第３図乃至第７図及び第８図乃至第１２図は。 ＲＯＭの製造工程におけるメモリセルの断面図及び平面
図。 第１３図は１本発明の他の実施例のＲＯＭの断面図、 第１４図及び第１５図は１本発明に従う他のＲＯＭの平
面図及び断面図である。 ｌ・・・半導体領域、２・・・ゲート絶縁膜、３，３Ａ
、３Ｂ・・・ゲート電極、４・・・半導体基板、５・・
・フィールド絶縁膜、６・・・チャネルストッパ領域、
７・・・導電層、８・・・接続孔、９．１０．１１・・
・絶縁膜、１２・・・サイドウオール、１３・・・開孔
、１４・・・酸化膜、１５・・・保護膜、１６・・・レ
ジスト膜、Ｑ、Ｑ、・・・ＭＩ　５ＦＥＴ、ＷＬ・・・
ワード線、ＤＬ・・・データ線。

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタ上に第１絶縁膜
   及びその上の第２絶縁膜とを備えた半導体集積回路装置
   であって、前記第２絶縁膜のエッチング時に前記第１絶
   縁膜は、エッチングされない又はエッチングされにくい
   絶縁膜であることを特徴とする半導体集積回路装置。 ２、前記半導体集積回路装置は、所定の絶縁ゲート型電
   界効果トランジスタのしきい値電圧を他の絶縁ゲート型
   電界効果トランジスタのしきい値電圧より高く又は低く
   することにより情報を記憶することを特徴とする特許請
   求の範囲第１項記載の半導体集積回路装置。 ３、前記第１絶縁膜は、ウェットエッチングによってエ
   ッチングされない又はエッチングされにくいことを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ４、前記半導体基板上に設けた導電層は、多結晶シリコ
   ンからなることを特徴とする特許請求の範囲第１項記載
   の半導体集積回路装置。 ５、前記半導体基板上に設けた導電層は、多結晶シリコ
   ン層と、該多結晶シリコン層の上部に設けた高融点金属
   のシリサイド層とからなることを特徴とする特許請求の
   範囲第１項記載の半導体集積回路装置。 ６、前記第１絶縁膜は、シリコンナイトライド膜からな
   ることを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ７、前記第１絶縁膜は、不純物を含有しない多結晶シリ
   コンからなることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。 ８、前記第２絶縁膜は、フォスフォシリケートガラスか
   らなることを特徴とする特許請求の範囲第１項記載の半
   導体集積回路装置。 ９、前記第１絶縁膜は、半導体基板を覆って設けた酸化
   シリコン膜からなる第３絶縁膜の上に設けてあることを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   装置。 １０、メモリセルである絶縁ゲート型電界効果トランジ
   スタと、この上に設けた第１絶縁膜及びその上の第２絶
   縁膜とを備えた半導体集積回路装置であって、第１絶縁
   膜は前記第２絶縁膜のエッチング時にエッチングされな
   い又はされにくい膜からなり、前記第２絶縁膜を選択的
   に除去して形成した窓から前記絶縁ゲート型電界効果ト
   ランジスタに不純物を導入することによってそのしきい
   値電圧を高く又は低くすることにより情報を記憶するこ
   とを特徴とする半導体集積回路装置。