JPS61247124A - 信号発生装置 - Google Patents

信号発生装置

Info

Publication number
JPS61247124A
JPS61247124A JP8975385A JP8975385A JPS61247124A JP S61247124 A JPS61247124 A JP S61247124A JP 8975385 A JP8975385 A JP 8975385A JP 8975385 A JP8975385 A JP 8975385A JP S61247124 A JPS61247124 A JP S61247124A
Authority
JP
Japan
Prior art keywords
signal
output
terminal
input
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8975385A
Other languages
English (en)
Inventor
Norio Ishii
石井 載郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba AVE Co Ltd
Original Assignee
Toshiba Corp
Toshiba Audio Video Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Audio Video Engineering Co Ltd filed Critical Toshiba Corp
Priority to JP8975385A priority Critical patent/JPS61247124A/ja
Publication of JPS61247124A publication Critical patent/JPS61247124A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、カウンタ、発振器等の信号発生源から発生さ
れる信号を外部から加える別の信号の有無に応じて所定
の論理変換を施して出力せしめる信号発生装置に関する
〔発明の技術的背景〕
この種の回路の従来の一例を第4図に示す。
第4図において、端子1には所定期間にパルスを呈する
パルス状入力信号が外部から導入され、このパルスはイ
ンバータ2を介して2つの出力端を有するインバータ3
に入力される。インバータ3の一方の出力端はカウンタ
4のリセット端子Rに接続されている。とのカウンタ4
のクロック端子Cには端子5からクロックパルス6が入
力されており、カウンタ4の出力端子Qはインバータ7
を介してゲート回路として廟いられるナントゲート回路
8(以下単にゲート回路という)の一方入力端に接続さ
れる。上記インバータ3の他方の出力端はゲート制御用
ナンド回路9の一方入力端に接続され、同制御用ナンド
回路9の出力をゲート回路8の他方の入力端に導入する
ことでゲート回路8のゲート動作が制御されるものであ
る。ここに制御用ナンド回路9の他方入力端には、ゲー
ト回路8.の出力を更にインバータ10及び、インバー
タ11からなる直列接続に通し、この直列接続にて形成
される信号が供給されるようになっている。尚、後段の
インバータ11は2つの出力端を有し、その一方が出力
端子12に接続されている。
したがって制御用ナンド回路9へは出力信号が供給され
る。
以上の構成からなる回路は、3つの動作を行うことがで
きる。第1の動作は端子1にパルスが無いとき、カウン
タ4の出力をそのまま出力端子12に導くものである。
第2の動作は出力信号のレベルがハイレベルであるとき
に端子1にパルスが加わると、そのハイレベルに出力信
号レベルをキープするものである。尚、このとき同時に
外部パルスに基づくインバータ3からのパルスでカウン
タ4はリセットされる。第3の動作は、出力信号のレベ
ルがロウレベルであるときに、端子1にパルスが加わる
と、第2の動作と同様にカウンタ4がリセットされて出
力信号をロウレベルにキープするものである。
〔背景技術の問題点〕
従来の回路はハイ及びロウレベルをキープする場合、カ
ウンタ4をリセット状態にして、そのカウンタ出力レベ
ルと制御用ナンド回路9との論理出力にてそれぞれのレ
ベルをキープするようにしていたため、以下のごとく誤
動作する虞れがあった。
第5図は従来回路の動作を示す動作説明図であり、Sa
乃至Sfにて示す各信号は第4図に記した各部出力信号
に相当するものである。尚、H,Lはそれ=れハイレベ
ル、ロウレベルを意味する。
第5図において、期間T、は端子1にパルスが無いとき
の動作を示し、クロッグパルス6がカウンタ4によって
分周された出力Saが、そのまま出力端子12に現れる
。期間T、は出力Sfがハイレベルのときに、端子1に
外部パルスが供給された場合の動作を示し、外部パルス
によってインバータ3の出力sbがハイレベルになると
(これをバフレスPbとする)、カウンタ4はリセット
されその出力Saはロウレベルに変り出力信号Sfをハ
イレベルにキープする。この場合、カウンタ4はパルス
Pbの立ち下がりでリセット状態が解除されるが、クロ
ックパルスが入力される迄ではロウレベルを保持してい
る。
ここで期間T、において端子1からのパルスにパルス性
のノイズが有ると、インバータ3からのパルスpbには
その正極性に対して負極性のパルスノイズNが期間T、
だけ混入されることになる。このパルスノイズNはカウ
ンタ4のリセット状態には影響しないが(Sa波形参照
)、制御用ナンド回路9の出力Sdが本来ロウレベルを
維持していなげればならないものがハイレベルとなって
しまうことで、ゲート回路8の出力Seがロウレベルと
なり、出力信号Sfのレベルはハイレベルからロウレベ
ルに転移して誤動作を生じる。この誤動作はパルスノイ
ズNが無くなってsbがハイレベルに変っても、カウン
タ4の出力3aがロウレベルをキープしていることから
出力信号Sfのレベルは依然としてロウレベルを保持し
たままで、必要なレベルは点線にて示すようにハイレベ
ルの出力であるにも拘らず誤ったデータを出力する。
〔発明の目的〕
本発明は上述した点に鑑みてなされたもので。
レベルキープ時に、外部パルスにノイズが混入してもそ
のノイズによって誤動作することのないようにした信号
発生装置を提供することを目的とする。
出力として所定の繰返し周期で第1のレベルと第2のレ
ベルを呈するパルス信号を発生可能で、そのカウンタの
リセット端子に供給される信号によって出力レベルが制
御されるようにした信号発生手段と、第1.第2の入力
端および第1の出力端を有し、第1の入力端に前記信号
発生手段からの出力が供給される第1のゲート回路と、
第3.第4の入力端および第2の出力端を有し、第3の
入力端には前記第1の出力端に得られる信号が供給され
るとともに、第4の入力端は所定の持続時間を有する入
力信号が供給される第1の端子に接続され、さらに第2
の出力端が前記第1のゲート回路の第2の入力端に接続
された第2のゲート回路と、第5.第6の入力端および
第3の出力端を有し、第5の入力端には前記第1の出力
端に得られる信号が供給されるとともに、第6の入力端
は前記第1の端子に接続され、さらに第3の出力端が前
記信号発生手段のリセット端子に接続された第3のゲー
ト回路とから構成し、上記第1.第2゜第3のゲート回
路は、前記第1の端子に入力信号が供給されないときは
、前記第1の出力端に前記信号発生手段からのパルス信
号をそのt!ま出力する第1の動作状態と、前記第1の
出力端の信号が第1のレベルを呈するときに前記第1の
端子に入力信号が供給されたときは、その入力信号の存
在期間中第1の出力端に第1のレベルを維持する信号を
出力するとともに、前記第1の出力端の信号が第2のレ
ベルを呈するときに前記第1の端子に入力信号が供給さ
れたときは、その入力信号の存在期間中第1の出力端に
第2のレベルを維持する信号を出力する第2の動作状態
をとり、さらに前記入力信号中に、この入力信号と逆極
性でしかも前記信号発生手段からのパルス信号のパルス
幅よりも小さいパルス幅を有する雑音パルスが存在する
場合、上記第2の動作状態に基ずく出力に等しい出力を
第1の出力端に得るように制御する第3の動作状態をと
るようにしたものである。
〔発明の実施例〕
以下、本発明を図示の実施例について説明する。
第1図は本発明にかかる信号発生装置の゛一実施例を示
す回路図であり、第2図及び、第3図は本発明の詳細な
説明するための動作説明図である。
第1図において、端子21には外部から所定の持続時間
を有するパルス状入力信号が入力され、端子22には信
号発生手段としてのカウンタ26でカウントされるクロ
ックパルス23が入力される。端子21からのパルス状
入力信号はインバータ24及び25の直列接続を介して
整形され、後段のインバータ25の二つの出力端にそれ
ぞれ導出される。そして、端子22からのクロックパル
ス23はカウンタ26のクロック端子Cに導入される。
カウンタ26の出力端子Qはインバータ27を介してナ
ンド回路にて構成された第1のゲート回路28の一方入
力端に接続されている。
一方、上記インバータ25の片方の出力端はナンド回路
から成る第2のゲート回路29の一方入力端にパルス状
入力信号に基づく信号を導入しており、この第2のゲー
ト回路29の他方の入力端には後述するインバータ30
からの信号即ち、出力信号がフィードバックされて導入
されるようになっている。そして第2のゲート回路29
はインパーク25からの信号と出力信号との否定論理積
を上記第1のゲート回路2Bの他方入力端に導入し、第
1のゲート回路28は、上記第2のゲート回路29から
の信号とインバータ27からのカウンタ出力が反転した
信号との否定論理積をその出力端に導出し、この信号は
インバータ31を介して反転され、!にインバータ30
に入る。インバータ30は三つの出力端を有し、その一
つが上記第2のゲート回路29の他方の入力端に接続さ
れることでゲート回路29は出力端子32における出力
信号と端子21からのパルスに基づく信号とを論理比較
する。また、インバータ30の出力端の残りの一つはイ
ンバータ33を介して第3のゲート回路34の一方入力
端に接続されている。この第3のゲート回路34は、そ
の他方の入力端にインバータ25からの信号が供給され
、出力信号に基づくインバータ33からの信号と端子2
1からのパルス状入力信号との否定論理積をインバータ
35を介してカウンタ26のリセット端子Rに入力して
いる。
本発明は以上のように構成され、次にその動作を第2図
及び第3図に従って説明する。尚、第2図はハイレベル
をキープする場合の動作を示し。
第3図はロウレベルをキープする場合の動作を示す。ま
た、各図共通に用いた符号(a)〜(h)は第1図の各
部に記した信号a−hに対応している。
1)カウンタ出力をそのまま発生する場合第2図に示し
たT□はこの動作期間を示す。即ち。
端子22に入力されたクロックパルス23はカウンタ2
6によってカウントされると、第2図(a)に示すよう
なハイレベルとロウレベルとを繰返す2レベル信号(カ
ウンタ出力a)となり、インバータ27を経ることでカ
ウンタ出力aが反転されの た信号Cとなって第1のゲート回路2B−盲端に△ 入力される。このとき、第1のゲート回路28の他方端
には第2のゲート回路29から第2図(d)に示すハイ
レベルの信号が入力されるので、インバータ27からの
信−%cは第1のゲート回路28によって第2図(e)
のように反転されてインバータ31に導かれる。この信
号はインバータ31で反転され1次段のインバータ30
で再び反転されて出力端子32に導出され、第2図(h
)に示されるように、カウンタ出力aがそのまま導かれ
たものとなる。なお、このとき第3のゲート回路34は
、インバータ25からの信号がロウレベルであるため、
ハイレベルの信号を出力してインバータ35の出力gを
ロウレベルとしている。
2)出力端子32の信号をハイレベルにキープする場合 期間T、はカウンタ26の出力a即ち、出力信号りがハ
イレベルのときに、端子21から外部パルスが入力され
な動作状態を示す。
カウンタ出力aがハイレベルを呈する所定時にパルス状
入力信号にパルスが発生すると、インバータ25の出力
にはパルスPが発生する。本発明は、このパルスPが発
生しても、これを直接カウンタ26のリセット端子Rに
入力させず、第3のゲート回路34の一方端に入力し、
その他方端に加えられる信°号と論理比較している。こ
の他方端の信号は出力信号に基づくインバータ33から
の信号fであり、そのレベルがロウレベルであるため、
第3のゲート回路34の出力はハイレベルで、これがイ
ンバータ35を介して反転されることでカウンタ26の
リセット端子Rには、パルスPの発生に拘らずロウレベ
ルの信号が供給され続け、カウンタ26にリセットがか
からないようにしている。このため、カウンタ26は期
間T、の信号を連続して出力し、インバータ27の出力
は第2図(C)に示すようにパルスPの発生時にロウレ
ベルからハイレベルに転移することはない。信号Cがロ
ウレベルであるということは、信号dのいかんに拘らず
パルス発生時点からカウンタ反転時点の間の出力信号り
のハイレベルは補償され、第2のゲート回路29はその
出力dをロウレベルとする。
次に、カウンタ26の出力aが反転してインバータ27
の出力Cがハイレベルとなっても、カウンタ反転時点の
出力信号りのハイレベルが第2のゲート回路29の出力
レベル(L)で補償されることで、出力信号りは逆に第
2のゲート回路29の出力レベル(L)を補償し、信号
Cのいかんに拘らず出力信号りのハイレベルは維持され
る。また、カウンタ出力aがパルス発生時のレベル(H
)に戻る時点では、第1のゲート回路28はその入力が
(L、L)であり、出力信号りのハイレベルには影響し
ない。こうして出力信号りはカウンタ26の出力変化に
拘らずハイレベルにキープされる。
ここで、端子21からのパルスにノイズが含まれると、
第2のゲート回路29には第5図のときと同様に期間T
mにロウレベルと等価なノイズ性パルスNが加わり、そ
のときの出力信号レベルとの比較で一時的に信号dをハ
イレベルにする(第2図dのパルスQ参照)。この場合
において、カウンタ26は上述したように外部からのパ
ルス発生時にリセットされないことにより、インバータ
2Tの出力Cをロウレベルとしているので出力信号りの
ハイレベルを補償している。したがって、ノイズNによ
る出力信号りの誤出力は防止される。
3)出力端子32の信号レベルをロウレベルにキープす
る場合 出力信号りがロウレベルのときに外部パルスが印加され
ると、各部の信号は第3図のように変化する。同図にお
いて、T4は出力信号がロウレベルのときに、外部パル
スが入力された状態を示し。
第3のゲート回路34は、信号すがパルスPの発生でハ
イレベルを呈し、且つインバータ33からの信号fがロ
ウレベルであることにより、その出力レベルをロウレベ
ルに転移する。とあため、インバータ35の出力gはロ
ウレベルからハイレベルに変わり、カウンタ26がリセ
ットされ、期間−中カウント出力aはロウレベルに変わ
る。このため、インバータ2Tの出力Cはハイレベルと
なる。一方、パルスPの発生時の出力信号レベルはロウ
レベルであるため、第2のゲート回路29の出力dはハ
イレベルである。したがって、第1のゲート回路28へ
の論理入力は(H,H)で、出力eがロウレベルとなり
、出力端子32からロウレベルの出力信号を出し続ける
ことができる。ここで、期間T、に示すように、ノイズ
Nが混入しても出力信号りのレベルには影響しないこと
は、第2のゲート回路29への論理入力を検討すること
で明らかである・ したがって、本発明は、端子21からのパルスにノイズ
が混入されても、出力信号は、誤った出力レベルをキー
プすることがないものである。
尚、以上の説明は、パルス状入力信号中に存在するパル
スがハイレベルの信号であることを前提に説明したが、
反対にロウレベルの信号の場合は、出力信号をハイレベ
ルにキープするときはカウンタ26をリセットし、ロウ
レベルにキープするときはカウンタ26をリセットしな
いように構成する。
〔発明の効果〕
以上説明したように本発明によれば、ノイズの影響を受
けることなく出力信号をキープしようとした正しいレベ
ルに確実に固定することができるという効果がある。
【図面の簡単な説明】
第1図は本発明に係る信号発生装置の一実施例を示す回
路図°、第2図及び第3図は本発明の詳細な説明するタ
イミングチャート、第4図は従来の信号発生装置の一例
を示す回路図、第5図は従来の動作を説明するタイミン
グチャートである。 21・−パルス入力端子、 24.25,30,31.33.35−インバータ、2
B、29.34−−ゲート回路、 32−出力端子。 第2図 !3図

Claims (1)

  1. 【特許請求の範囲】 クロックパルスを入力とするカウンタを有し、出力とし
    て所定の繰返し周期で第1のレベルと第2のレベルを呈
    するパルス信号を発生可能で、そのカウンタのリセット
    端子に供給される信号によって出力レベルが制御される
    ようにした信号発生手段と、 第1、第2の入力端および第1の出力端を有し、第1の
    入力端に前記信号発生手段からの出力が供給される第1
    のゲート回路と、 第3、第4の入力端および第2の出力端を有し、第3の
    入力端には前記第1の出力端に得られる信号が供給され
    るとともに、第4の入力端は所定の持続時間を有する入
    力信号が供給される第1の端子に接続され、さらに第2
    の出力端が前記第1のゲート回路の第2の入力端に接続
    された第2のゲート回路と、 第5、第6の入力端および第3の出力端を有し、第5の
    入力端には前記第1の出力端に得られる信号が供給され
    るとともに、第6の入力端は前記第1の端子に接続され
    、さらに第3の出力端が前記信号発生手段のリセット端
    子に接続された第3のゲート回路とを具備し、 上記第1、第2、第3のゲート回路は、 前記第1の端子に入力信号が供給されないときは、前記
    第1の出力端に前記信号発生手段からのパルス信号をそ
    のまま出力する第1の動作状態と、前記第1の出力端の
    信号が第1のレベルを呈するときに前記第1の端子に入
    力信号が供給されたときは、その入力信号の存在期間中
    第1の出力端に第1のレベルを維持する信号を出力する
    とともに、前記第1の出力端の信号が第2のレベルを呈
    するときに前記第1の端子に入力信号が供給されたとき
    は、その入力信号の存在期間中第1の出力端に第2のレ
    ベルを維持する信号を出力する第2の動作状態をとり、
    さらに前記入力信号中に、この入力信号と逆極性でしか
    も前記信号発生手段からのパルス信号のパルス幅よりも
    小さいパルス幅を有する雑音パルスが存在する場合、上
    記第2の動作状態に基ずく出力に等しい出力を第1の出
    力端に得るように制御する第3の動作状態をとるように
    したことを特徴とする信号発生装置。
JP8975385A 1985-04-25 1985-04-25 信号発生装置 Pending JPS61247124A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8975385A JPS61247124A (ja) 1985-04-25 1985-04-25 信号発生装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8975385A JPS61247124A (ja) 1985-04-25 1985-04-25 信号発生装置

Publications (1)

Publication Number Publication Date
JPS61247124A true JPS61247124A (ja) 1986-11-04

Family

ID=13979495

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8975385A Pending JPS61247124A (ja) 1985-04-25 1985-04-25 信号発生装置

Country Status (1)

Country Link
JP (1) JPS61247124A (ja)

Similar Documents

Publication Publication Date Title
US4583008A (en) Retriggerable edge detector for edge-actuated internally clocked parts
US5760612A (en) Inertial delay circuit for eliminating glitches on a signal line
JPH11177639A (ja) データ伝送装置
KR900004188B1 (ko) 잡음펄스 억제회로
US4317053A (en) High speed synchronization circuit
JPS63268312A (ja) 電流サージ制御集積回路
JPS61247124A (ja) 信号発生装置
US4741005A (en) Counter circuit having flip-flops for synchronizing carry signals between stages
US6204711B1 (en) Reduced error asynchronous clock
US4558457A (en) Counter circuit having improved output response
JP2641890B2 (ja) 半導体集積回路
JPH03204222A (ja) クロックドライバー回路
JPS6359017A (ja) パルス発生回路
KR930002257B1 (ko) 디지탈시스템의 시스템클럭 발생회로
JPH01116815A (ja) クロック切換え回路
SU1557667A1 (ru) IK-триггер
KR0183777B1 (ko) 칼라벌스트 위상틀어짐 검출장치
JPH0338115A (ja) データ送信装置
JPH10290148A (ja) 位相比較回路
JPH1050090A (ja) ダイナミックシフトレジスタ
JPH06252927A (ja) 受信データ自動論理反転回路
JPH04315210A (ja) クロック発生回路
JPS6258176A (ja) 論理波形生成回路
JPH0369446B2 (ja)
JPH11144468A (ja) アドレス遷移検出回路