JPS61243491A - グラフイツクデイスプレイ装置用ブロツク転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野ン 本発明はグラフィックディスプレイ機能サポート装着に
おける映像メモ＋）（ＶＲＡＭ：以下ＶＲＡＭと云う］
間の、データブロック転送、およびＶＲＡＭ上の任意の
ブロックのデータ更新を実行するブロック転送回路に関
する。

（従来の技術〉 現在、日本語ワードプロセサならびにパーソナルコンピ
ュータにおいては、種々の情報（文書、グラフ、イメー
ジ等）を統合的に取扱うディスプレイ方式としてグラフ
ィックディスプレイ方式を採用するものが多い。

グラフィックディスプレイ方式において、ＶＲＡＭ上の
任意の長方形領域を他の任意の長方形領域にブロック転
送する場合、または任意の長方形領域のデータを更新し
ようとする場合には、ワードバウンダリの問題が生じて
くる。

例えば、第９図に示すようなデータがＶＲＡＭ上に存在
し、データ″ＩｋＡ１〜Ｂ２から１バイト長のデータバ
スしかもたないＣＰＵでＢ３〜０４に転送する場合を仮
定すると、ＣＰＵによってアクセスすることが可能なデ
ータはＡ？−Ａｏ’、Ｂｑ−Ｂｏ　、Ｏｒ　〜Ｏｏであ
るため、ＣＰＵは第１０図に示されるフローを実行しな
ければ表らない。　　　　　　　゛ （発明が解決しようとする問題点ン 上述したように、任意の位置から他の任意の位置へＣＰ
Ｕで転送する場合には、データのシフト操作とマスク操
作とを繰返して行う必要があシ、ＣＰＵの負荷が大きく
なって処理速度が低下すると云う欠点がある。また、Ｃ
ＰＵ負荷の低減と処理速度の向上とをはがるため、デー
タのシフト回路とデータのマスク回路と管外付けのハー
ドウェアで構成したものもあるが、ＶＲＡＭのアクセス
ｔ−０ＰＵによって行う限り、１ワードのデータ転送に
ついて少なくとも２回以上にわたってＶＲＡＭをアクセ
スしなければならない。また、データをブロック転送す
る場、　　　　　　　　合には、ブロック転送の期間中
の全体にわたってＣＰＵは転送を管理しなければならな
いと云う欠点がある。

本発明の目的は、転送前処理として移動するブロックを
含む先頭アドレスをソースアドレスレジスタにセットし
、移動するブロックの横方向Ｏ７）”レス幅をＸレジス
タにセットし、縦方向のアドレス幅をＸレジスタにセッ
トし、ＶＲＡＭの横方向のアドレス幅をピッチレジスタ
にセットし、移動先の先頭アドレスをディストネーショ
ンアドレスレジスタにセットし、移動前データのワード
バウンダリからのオフセット蝉ｔソースインデクスオフ
セットレジスタにセットシ、移動先のアドレスのワード
ノ（ウンダリがらのオフセット値をデイストネーション
インデクスオフセットレジスタにセットし、移動データ
の一部な書込まないようにするためのマスク情報ヲマス
クレジスタにセットし、移動前のデータと移動先の書込
み前のデータとから書込みデータを生成する修正回路の
修正モードｌ−１ニードレジスタにセットし、ＣＰＵか
らの転送開始コマンドにより転送中を示すフラグをセッ
トして転送を開始し、転送終了後に転送中を示すフラグ
をリセットするよりにして上記欠点を除去し、ＣＰＵの
負荷を低減できるように構成したグラフィックディスプ
レイ装置用ブロック転送回路を提供することにある。

（問題点を解決するための手段］ 本発明によるグラフィックディスプレイ装置用ブロック
転送回路は、ＣＰＵアクセスによってドツトイメージを
ワードバウンダリのある映像メモリに格納し、ドツトイ
メージをＣＲＴ画面に表示するため、表示区間中に映像
メモリのアクセス方式として表示データアクセス方式と
データの読出し／書込みが可能なサイクルが交互に与え
られているサイクルスチール方式とを実現できるもので
あって、ソースアドレスレジスタと、Ｘレジスタと、Ｙ
レジスタと、ディストネーションアドレスレジスタと、
ピッチレジスタと、ソースインデクスオフセットレジス
タと、デイストネーションインデクスオフセットレジス
タと、ソースデータレジスタと、ディストネーションデ
ータレジスタと、マスクレジスタと、モードレジスタと
を具備して構成したものである。

ソースアドレスレジスタは移動前のメモリアドレスを指
示し、Ｘレジスタは移動する横方向の幅を指示し、Ｙレ
ジスタは移動する縦方向の幅を指示し、ディストネーシ
ョンアドレスレジスタは移動先のメモリアドレスを指示
し、ピッチレジスタは映像メモリの横方向のアドレス幅
を指示し、ソースインデクスオフセットレジスタは移動
前のデータのワードバウンダリからのオフセット値を指
示し、デイストネーションインデクスオフセットレジス
タは移動先のアドレスのワードバウンダリからのオフセ
ット値を指示し、ソースデータレジスタは移動するデー
タを一時的に格納し、ディストネーションデータレジス
タは移動先における移動前のデータを一時的に格納し、
マスクレジスタは移動するデータの一部をマスクするマ
スク情報を指示する。

モードレジスタはソースデータレジスタの内容、ならび
にディストネーションデータレジスタの内容から書込み
データを生成する際の生成モードを指示する。

本発明においては、上記構成において映像メモリ上の長
方形領域の移動前開始アドレス、移動前開始アドレスの
ワードバウンダリからのオフセット値、移動領域の横方
向の大きさと縦方向の大きさ、映像メモリの横方向のア
ドレス幅、移動先の開始アドレス、移動先の開始アドレ
スのワードバウンダリからのオフセット値、移動データ
の一部を書込まないためのマスク情報、移動前のデータ
、ならびに移動先の書込み前のデータから書込みデータ
を生成する際の生成モードを最初に与えることによって
、転送期間中にＣＰＵの管理なしで、映像メモリ上の横
方向のワードバウンダリの整数倍の大きさの長方形領域
のデータを、移動前の領域に一致しない長方形領域に対
して、映像メモリの５表示アクセス時間に１ワードの割
合で移動するような速度で、移動前のデータをもとにデ
ータを修正してブロック転送するとともに、移動前と移
動後とで移動した分の長方形領域を一致させることによ
りデータを更新するものである。

（実施例） 次に、本発明について図面ｔ−参照して説明する０ 第１図は、本発明によるグラフィックディスプレイ装置
用ブローツク転送回路の一実施例含水すブロック図であ
る。本回路は第１図に示すようにメモリアドレス制御部
１と、データ制御部２と、メモリリードライト制御部３
と、状態制御部４とから構成される。

ｔｉｉＪ１図において、１はメモリアドレス制御部、２
はデータ制御部、３はメモリリード／ライト制御部、４
は状態制御部である。メモリアドレス制御部１において
、１０１はソースアドレスレジスタ（８ＩＡン、１０２
は第１の全加算器、１０３はディストネーションアドレ
スレジスタＣＤＩＡへ　１０４は第２の全加算器、１０
５は第３のセレクタ、１０６は第１のセレクタ、ｌθ７
はアキュ−ムレータ（Ａｃｃ）、１０Ｂは第３の全加算
器、１０９はメモリアドレスバッファ（ＭＡ　）、　１
１Ｇは第２のセレクタ、１１１はピッチレジスタ（ＳＰ
Ｈ）、１１２は累積加算レジスタ（Ｆ　（８ＰＨ））、
１１３は第４の全加算器、１１５はピッチレジスタ（Ｄ
ＰＨ）、１１５は累積加算レジスタ（Ｆ（ＤＰＨ））、
１１６は第５の全加算器、１１７はタイミング発生器、
１１８はＸレジスタ（Ｙ）、１１９はカウンタ、１２０
は照合回路、１２１はＸレジスタ（Ｘ）である。データ
制御部において、２１はソースデータレジスタ（ＳＩＤ
Ｌ）、２２はソースデータレジスタ（８ＩＤＨ）、２Ｂ
は修正回路、２４はデイストネーシ、ヨンデータレジス
タ（ＤＩＤン、２５はモードレジスタ（ＭＯＤン、２６
はマスクレジスタ（ＭＡＳＫ）、２７はデイストネーシ
田ンインデクスオブセットレジスタ（ＤＩＯ８）、２Ｂ
はソースインデクスオフセットレジスタ（８Ｉ０８）、
２９はタイミング発生器である。

状態制御部４において、４１はステータスレジスタ（８
ＴＡ’ｌ”ＵＳ）であろ＠ 第１図において、本発明による第１図のブロック転送回
路はＶＲＡＭの５回の表示アクセスサイクル中に１キヤ
ラクタの転送をリード／リード／モディファイ／ライト
／リード／モディファイ／ライトのシーケンスで実行す
るものである。メモリアドレス制御部１はリードシーケ
ンスとライトシーケンスとにおいてメモリアドレスの計
算とデータ転送回数のカウントとを行い、データ制御部
２はリード時とライト時とにＶＲＡＭのデータを一時保
存するとともに、モディファイ時のデータを修正し、メ
そリリードライト制御部３はリード時とライト時とに使
用される制御信号（ＲＡ８　、ＯＡ８　、ＷＥ　、ＡＤ
Ｒ８ＢＬＥＯＴ等ンを発生し、状態制御部４はステータ
スレジスタ４１を有して現在のブロック転送回路の状１
１ｉ０ＰＵに伝える機能を備え、転送の開始を指示する
スタートコマンドの受授、および転送の一時中断を指示
するウェイトコマンドに対する処理を実行する。第２図
は、データの転送サイクルにおけるＶＲＡＭの動作状態
を示した説明図である。次に、第２図に従って本発明に
よるブロック転送回路の動作を説明する０ Ｍ０ＶＢ期間は転送前の状態を示すものであシ、ＭＯＶ
Ｉ〜ＭＯＶ５はブロック転送回路がＶＲＡＭ！アクセス
できる期間であｆ）、ＤＩ８１〜ＤＩＰＳはＶＲＡＭの
表示アクセスのサイクルを指示し、この期間、にはブロ
ック転送回路がらＶＲＡＭをアクセスできない。

（１）　　Ｍ　ＯＶ　Ｂ期間 この期間にＣＰＵはＶＲＡＭ上の転送する長方形区間を
含む先頭アドレスをソースアドレス１／ジス／（８ＩＡ
）ＩＯＩＫニーにツ）ｌ、、Ｖｌ’ＬＡＭ上の転送デー
タとアドレスとのバウンダリのオフセット値をソースイ
ンデクスオフセットレジスタ（８Ｉ０８）２８にセット
し、転送先の長方形区間を含む先頭アドレスをディスト
ネーションアドレスレジスタ１０３　（Ｄ　Ｉ人）にセ
ットし、転送先のアドレスバウンダリとのオフセット値
をデイストネーションインデクスオフセツトレジスタ２
７にセットし、転送する際のデータの修正モードをモー
ドレジスタ２５にセットし、転送の際の転送禁止情報を
マスクレジスタ２６にセットし、転送する区間の横方向
のアドレス幅をＸレジスタ（Ｘ）１２１にセットし、転
送する　　　　　　　　゛セットし、転送するメモリ領
域の横方向のアト　　　　　　　　：区間の縦方向のア
ドレス幅をＸレジスタ１１８にレス幅をピッチレジスタ
１１１にセットし、転送先のメそり領域の横方向のアド
レス幅をピッチレジスタ１４にセットして転送の開始を
指示す　　　　　　　１、るスタートコマンド金発行す
る。そこで、ブロック転送回路は、メモリアドレスバッ
ファ１０９にソースアドレスレジスタ１０１　Ｏ内容ヲ
セット　　　　　　　　′し、アキュムレータ１０７に
ディストネーションアドレスレジスタ１０３の内容をセ
ットし、カウンタ１１９とピッチレジスタ１１１の累積
加算レジスｐ　１１２の内容とピッチレジスタ１１４の
累積加算レジスタ１１５の内容と’１＠ｏ　’にセット
し、その後で転送中を示すビジィ７２グｔセツトするＯ （２）ＭＯＶ１期間 メモリアドレスバッファ１０９の内容を出力し、ソース
アドレスレジスタ１０１の内容および〔（ソースアドレ
スレジスタ１０１の内容］＋ｌ〕の両データをソースデ
ータレジスタ２１．２２にセットする。この時、ソース
アドレスレジスタ１０１のデータはソースデータレジス
タ２１にセットされ、〔ソースアドレスレジスタ１０１
の内容＋１〕のデータはソースデータレジスタ２２にセ
ットされる。この期間にカウンタ１１９の値が０ではな
いならば、アキュームレータ１０７の内容と、ピッチレ
ジスタ１１４の内容との和を累積加算レジスタ１１５に
よって求め、この形をアキュームレータ１０７にセット
する。

（３）ＤＩＳＬ期間 メモリアドレスバッファ１０９にアキュームレータ１０
７の内容をセットする。

（４）ＭＯＶ２期間 メモリアドレスバッファ１０９の内容を出力し、そのデ
ータをディストネーションブタレジメタ２４にセットす
る。また、Ｄ工８１期間〜ＭＯＶ２期間に、ソースデー
タレジスタ２１．２２に格納された連続データをデイス
トネーションインデクスオフセットレジスタ２７にセッ
トされた値とソースインデクスオフセットレジスタ２８
にセットされた値との差だけビットシフトする。

（ｓ）ＤＩ８２期間 ディストネーションデータレジスタ２４に格納されたデ
ータをソースデータレジスタ２１およびマスクレジスタ
２６の状態、およびデイストネーションインデクスオフ
セットレジスタ２７およびモードレジスタ２５によって
更新して再びディストネーションデータレジスタ２４に
セットする。

このとき、ソースデータレジスタ２１の内容とソースデ
ータレジスタ２２の内容とｔ入れかえる。

（６）ＭＯＶ３期間 メモリアドレスバッファ１０９の内容を出力し、ディス
トネーションデータレジスタ２４に格納されたデータを
ＶＲＡＭに書込む。

（７）ＤＩ８３期間 アキニームレータ１０７の内容を増分してメモリアドレ
スバッファ１０９にセットし、同時にデイストネーショ
ンインデクスオフセットレジスタ２７にセットされた内
容を反転させる。

（８）ＭＯＶ４期間 メモリアドレスバッファ１０９の内容を出力し、そのデ
ータ管ディストネーションデータレジスタ２４にセット
する。

（９）ＤＩ８４期間 ディストネーションデータレジスタ２４のデータをソー
スデータレジスタ２１およびマスクレジスタ２６の状態
、およびデイストネーションインデクスオフセットレジ
スタ２フおよびモードレジスタ２５によって更新して再
びディストネーションデータレジスタ２４にセットする
。

（１０）ＭＯｖ５期間 メモリアドレスバッファ１０９の内容を出力し、ディス
トネーションデータレジスタ２４のデータをＶＲＡＭに
書込む。このとき、ピッチレジスタ１１１の内容と累積
加算レジスタ１１２の内容とをアキュームレータ１０７
の内容とを加算して、アキニームレータ１０７に再びセ
ットする。

（１３）　ＭＯＶ　５　期間 アキュームレータ１０７のデータをメモリアドレスバッ
ファ１０９にセットし、アキュームレータ１０７にはデ
ィストネーションアドレスレジスター０３の内容をセッ
トし、カウンター１９の内容全増分してデイストネーシ
ョンインデクスオフセットレジスタ２７の内容を反転さ
せる。カウンター１９の指示とＹレジスター１８のデー
タとが−Ｉｋしたときには、ソースアドレスレジスター
０１の内容とディストネーションアドレスレジスター０
３の内容とを増分し、次にアキュームレータ１０７に増
分されたソースアドレスレジスター０１の内容をセット
する。次に、アキュームレータ１０７の内容をメモリア
ドレスバッファ１０９に移し、アキュームレータ１０７
には増分されたディストネーションアドレスレジスター
０３の内容をセットする。このとき、カウンター１９と
、累積加算レジスター１２と累積加算レジスター１５と
をリセットしてＸレジスタ１２１の内容を増分する。こ
のとき、Ｘレジスタ１２１の内容が規定値に達していた
ならば、転送終了のパルス（ＥＮＤ　ＰＵＬ８Ｅ）　！
−小出力る。このパルスによってブロック転送回路はイ
ンアクティブになタビシイフラグがリセットされる。

次に、第３図に示すようなデータがＶ−ＲＡＭ上に存在
するとき、データＡ４〜Ｂｇをデイストネーションイン
デクスオフセットレジスタ２７に転送してデータＵｓ−
Ｖｓを得るようなブロック転送上行うものとしよう。

このときくおける、第１図のブロック転送回路の動作を
具体的に説明する。なお、回路内部のデータ転送はすべ
てシリアルデータ形式で転送するものとする。

（１）ＭＯＶＢ期間 ＣＰＵがブロック転送回路にセットするパラメータは５
ＩＡ−８Ｉ　、ＢＩＯ８−３、ＭＯＤ−ＲＦｆＰＬＡ８
Ｅモード、ＤＩ人■ＤＩ、ＤＩ０８−２　、ＭＡ８に−
０（マス１Ｆ１１ｋｌ、）　。

Ｘ−ｓ　、Ｙ−１６、ＳＰＨ−ＤＰＨ−ｇｏとする。

ＣＰＵがスタートコマンドを発行すると、第３のセレク
タ１０５は０モードを選択する第１のセレクタ１０６は
ｆ９ＩＡモードになる。そこで、ソースアドレスレジス
タ１０１の内容をシフトさせると、アキュームレータ１
０７に８Ｉが４ツトサれる。次に、第２のセレクタ１１
０をＯモードにセットし、第１のセレクタ１ｏｓｔ−Ｆ
Ａ１モードにセットし、第３のセレクタ１０５をＯモー
ドにセットしてアキニームレータ１０７の内容とディス
トネーションアドレスレジスタ１０３の内容とを同時に
シフトさせると、メモリアドレスバッファ１０９には８
Ｉがセットされ、アキュームレータ１０７にはＤＩがセ
ットされる。さらに、カウンタ１１９、累積加算レジス
タ１１’２ならびに累積加算レジスタ１１５に対してリ
セットパルスが発行され、ビジィフラグがセットされる
。

（２）ＭＯＶｔ期間（ｊｌ［Ｉｌｉ照）メモリアドレス
バッファ１０９の内容（ＳＩ）を出力して、アドレス（
８Ｉ）のデータをソースデータレジスタ２２にセットし
、アドレス（ＳＩ＋１　）のデータをソースデータレジ
スタ２１にセットする。このときカウンタ１１９の値が
１０”でなかったならば、第２のセレクタ１１０ｔ−Ｆ
Ａ３モードにセットし、第１のセレクタ１０６をＦＡ１
モードにセットして、アキュームレータ１０７とピッチ
レジスタ１１４の内容と累積加算レジスタ１１５の内容
と含シフトし、アキニームレータ１０７の内容と、ピッ
チレジスタ１１５の内容と累積加算レジスタ１１５の内
容との和をアキュームレータ１０７にセットする。

（ａ）ＤＩ８１期間 第１のセレクタ１０６をＦＡＸモードにセットシ、第２
のセレクタｌｌＯを０モードにセットしてアキュームレ
ータ１０７をシフトすると、メモリアドレスバッファ１
０９に（ＤＩ・〕がセセラされ、アキュームレータ１０
７　Ｋも（ＤＩ）がセットされる。

（４）ＭＯＶｚ期ｌ５ｆｉＣｊｌｓ図ｔ［）メモリアド
レスバッファ１０９の内容（ＤＩ　Ｊな出力して、アド
レス（ＤＩ）のデータをディストネーションデータレジ
スタ２４にセットする。

ＤＩＳＩ期間からＭＯＶ２期間において、ソースデータ
レジスタ２１　、．２２の連続したデータをソースイン
デクスオフセットレジスタ２８の内容とディストネーシ
目ンインデクスオフセットレジスタ２７の内容との差分
（実施例ではｌ）だけ、ソースデータレジスタ２１から
ソースデータレジスタ２２の方向にデータをシフトする
。

（５）ＤＩ８２期間（第６図参照ノ ソースデータレジスタ２１、ｉスフレジスタ２６、ディ
ストネーションインデクスオフセットレジスタ２）、表
らびにモードレジスタ２５の内容に応じて、ディストネ
ーションデータレジスタ２４のデータを更新する。

（６）ＭＯＶ３期間 メモリアドレスバッファｔｏｓｏ内容ＣＤＩ）を出力し
て、ディストネーションデータレジスタ２４のデータを
アドレスＣＤＩ　）の番地に書き込む。

（７）ＤＩ８３期間 第１のセレクタ１０６１ＳＩＡモードにセットシ、第２
のセレクタ１１０ｔインクリメントモードにセットし、
第３のレセクタをＯモードにセットして、ソースアドレ
スレジスタ１０１の内容とアキュームレータ１０７の内
容とをシフトすルと、メモリアドレスバッファ１０９の
内容（ＤＩ＋１）がセットされ、アキュームレータ１０
７に（ＳＩＡンがセットされる。

（８）ＭＯｖ４期間（第７図参照） メモリアドレスバッファ１０９の内容（ＤＩ＋１ンを出
力して、アドレス（ＤＩ＋１　）の内容をディストネー
ションデータレジスタ２４にセットする。また、ディス
トネーションオフセットレジスタ２７の内容を反転させ
る。

（９）ＤＩ８４期間（第８図参照ン ソースデータレジスタ２１、マスクレジスタ２６、ディ
ストネーションインデクスオフセットレジスタ２７、な
らびにモードレジスタ２５の内容によってディストネー
ションデータレジスタ２４の内容を更新する。

（１ｏ）ＭＯＶｓ期間 メモリアドレスバッファ１０９の内容（ＤＩ＋１）’ｉ
小出力てディストネーションデータレジスタ２４の内容
をアドレス（ＤＩ＋１　）に書込む。また、第１のセレ
クタ１０６ｔ−ＦＡ１モードにセットし、第２のセレク
タ１１０’１ＦＡ２モードにセットして、アキュームレ
ータ１０７の内容と、累積加算レジスタ１１１の内容と
、ピッチレジスタ１１１の内容とをシフトし、アキュー
ムレータ１０７にピッチレジスタ１１１の内容と累積加
算５レジスタ１１２の内容とアキュームレータ１０７の
内容との和をセットする。このとき、累積加算レジスタ
１１２にはピッチレジスタ１１１の内容がセットされる
。

（１１）　ＤＩ　８５期間 カウンタ１１９の内容を増分してデイストネーションイ
ンデクスオフセットレジスタ２７の内容全反転させる。

カウンタ１１９とＹレジスタ１１８の内容とが一致しな
い場合には、第１のセレクタ１ｏｓＤＩＡモードにセッ
トし、第２のセレクタ１１０を０モードにセットし、第
３のセレクタ１０５を０モードにセットして、ディスト
ネーションアドレスレジスタ１０３の内容とアキューム
レータ１０７の内容とをシフトして、メモリアドレスバ
ッファ１０９にアキュームレータ１０７の内容を再びセ
ットし、アキュームレータ１０７にディストネーション
アドレスレジスタ１０３の内容をセットする。

カウンタ１１９の内容とＹレジスタ１１８の内容とが一
致した場合には、第１のセレクタ１０６’１ｉＳＩＡモ
ードにセットし、第３のセレクタ１０５’ｉインクリメ
ントモードにセットして、ソースアドレスレジスタ１０
１の内容とディストネーションアドレスレジスタ１０３
の内容とアキュームレータ１０７の内容とをシフトさせ
、アキュームレータ１０７に〔（ソースアドレスレジス
タ１０１の内容）＋１　〕〕ｔ−セッし、ソースアドレ
スレジスタ１０１の内容とディストネーションアドレス
レジスタ１０３の内容とをともにそれぞれ増分する。

次に第１のセレクタ１０６’１ＤＩＡモードにセットし
、第２のセレクタ１０４　ｔ−０モードにセットシ、第
３のセレクタｌ０５ｉ０モードにセットして、ディスト
ネーションアドレスレジスタ１０３の内容とアキューム
レータ１０７の内容とをシフトして、メモリアドレスバ
ッファ１０９にアキュームレータ１０７の内容をセット
し、アキュームレータ１０７に〔（ディストネーション
アドレスレジスタ１０３の内容］＋１〕をセットする。

また、Ｘレジスタ１２１の内容を増分してカウンタ１１
９、累積加算レジスタ１１１１累積加算レジスタ１１４
　ｔ−それぞれリセットする。なお、Ｘレジスタ１２１
の内容を増分したとき、Ｘレジスタ１２１の内容が規定
値に達したならば終了パルスを発行してビジィフラグを
リセットする。

第１図のブロック転送回路は転送するメモリ領域のアド
レス幅として転送前のメモリ側である累積加算レジスタ
１１１と転送先のメモリ側である累積加算レジスタ１１
４との２つを備えているので、ＶＲＡＭ間のメモリ間ブ
ロック転送のみではなく、主記憶装置とＶＲＡＭとの間
、またｆｌＫＯＧとＶＲＡＭとの間、あるいはディスク
キャツシエとＶＲＡＭとの間でブロック転送することも
可能である。

また、転送前の領域と転送先の領域と金同じ大きさにす
れば、モードレジスタ２５トマスクレジスタ２６とによ
って選択されるデータを更新することができる。

（発明の効果） 以上説明したように、本発明によるブロック転送回路は
上述の構成上採用することにより、ＶＲＡＭ間、ＶＲＡ
Ｍと主記憶装置、ディスクメモリ、キャッシュメモリ％
ＫＯＧ、あるいはＲＡＭファイルのようなＣＰＵからア
クセス可能なメモリとの間のブロック転送１．およびＶ
Ｒ人人工上成るブロックの更新においてＣＰＵ負荷を低
減し、処理の高速化な実現することができると云う効果
がある。

【図面の簡単な説明】

第１図は、本発明によるブロック転送回路の一実施例を
示すブロック図である。 第２図は、１キャラクタ転送期間ｔ−１０副期間に分割
した説明図である。 第３図は、ＶＲＡＭ間のデータ転送の位置づけと、デー
タの並びとの一実施例を示す説明図である。 第４図〜第８図は、本発明による第１図に示す実施例を
説明するための説明図である。 第９図は、データブロック転送の際に問題となるワード
バウンダリの説明図である。 第１０図は、ワードバウンダリの問題が存在するデータ
のブロック転送ｔ−０ＰＵによりソフトウェアで実行す
る場合のソフトウェアステップを示すフローチャートで
ある。 １−・・メモリアドレス制御部 ２・・・データ制御部 ３・・・メモリリード／ライト制＠部 ４・・・状態制御部 １０１．１０３，１１１．１１２，１１４，１１５，１
１８．１２Ｌ２１゜２２、２４〜２８　、４１−・・レ
ジスタ１０２．１０４，１０８，１１３，１１６−・・
全加算器１０５．１０６，１１０−・・セレクタＩＱ？
・・・アキエムレータ １０９・―・バッファ １１７−・・タイミング発生器 １１９・・・カウンタ １２Ｇ・・・照合回路 ２３・・・修正回路 ２９・・・タイミング発生器

Claims (1)

【特許請求の範囲】
1. ＣＰＵアクセスによってドットイメージをワードバウン
   ダリのある映像メモリに格納し、前記ドットイメージを
   ＣＲＴ画面に表示するため、表示区間中に前記映像メモ
   リのアクセス方式として表示データアクセス方式とデー
   タの読出し／書込みが可能なサイクルが交互に与えられ
   ているサイクルスチール方式とを実現できるグラフィッ
   クディスプレイ制御装置用ブロック転送回路において、
   移動前のメモリアドレスを指示するためのソースアドレ
   スレジスタと、前記移動する横方向の幅を指示するため
   のＸレジスタと、前記移動する縦方向の幅を指示するた
   めのＹレジスタと、前記移動先のメモリアドレスを指示
   するためのディストネーションアドレスレジスタと、前
   記映像メモリの横方向のアドレス幅を指示するためのピ
   ッチレジスタと、前記移動前のデータのワードバウンダ
   リからのオフセット値を指示するためのソースインデク
   スオフセットレジスタと、前記移動先のアドレスのワー
   ドバウンダリからのオフセット値を指示するためのディ
   ストネーションインデクスオフセットレジスタと、前記
   移動するデータを一時的に格納するためのソースデータ
   レジスタと、前記移動先における前記移動前のデータを
   一時的に格納するためのディストネーションデータレジ
   スタと、前記移動するデータの一部をマスクするマスク
   情報を指示するためのマスクレジスタと、前記ソースデ
   ータレジスタの内容ならびに前記ディストネーションデ
   ータレジスタの内容から書込みデータを生成する際の生
   成モードを指示するためのモードレジスタとを具備し、
   前記映像メモリ上の長方形領域の移動前開始アドレス、
   前記移動前開始アドレスの前記ワードバウンダリからの
   オフセット値、移動領域の横方向の大きさと縦方向の大
   きさ、前記映像メモリの横方向のアドレス幅、前記移動
   先の開始アドレス、前記移動先の開始アドレスの前記ワ
   ードバウンダからのオフセット値、前記移動データの一
   部を書込まないための前記マスク情報、前記移動前のデ
   ータ、ならびに前記移動先の書込み前のデータから前記
   書込みデータを生成する際の生成モードを最初に与える
   ことによって、転送期間中にＣＰＵの管理なしで、前記
   映像メモリ上の横方向の前記ワードバウンダリの整数倍
   の大きさの長方形領域のデータを、前記移動前の領域に
   一致しない長方形領域に対して、前記映像メモリの５表
   示アクセス時間に１ワードの割合で移動するような速度
   で、前記移動前のデータをもとに修正してブロック転送
   するとともに、前記移動前と前記移動後とで移動した長
   方形領域を一致させることによってデータを更新するよ
   うに構成したことを特徴とするグラフィックディスプレ
   イ装置用ブロック転送回路。