JPS61242467A - フアクシミリ受信機の信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、複数の解像度を有するファクシミリ受信機に
おいて、低解像度信号を記録するための信号処理回路に
関する。

（従来技術） ファクシミリ装置では、複数の解像度９例えば。

１６　Ｘ　１５．４　、８　Ｘ　７．７　、８　Ｘ　３
．８５等に適合するものとして、受信側には最高の解像
度（例えば。

１６　Ｘ　１５．４　）で受けることのできる記録デバ
イスが備えられる。このような装置の使い方としては２
通信時間の短縮のため、又は、信号データの削減のため
に、　８　Ｘ　３．８５等の低解像度モードで使用する
ことがある。しかし乍ら、このような低解像度モードの
信号受信に際しては、記録デバイスが最高の解像度によ
る記録機能で動作するためにスダレ状の記録面となる。

このような不都合を解消するため、一般的には、補間処
理が行われる。

これによって、垂直方向（副走査方向）に同一データを
４度記録し、水平方向（主走査方向）には同一データを
２ドツト対で記録するような処理が行われる。この場合
の従来技術について、記録デバイスが１６　Ｘ　１５．
４の解像度能力を有し、信号第５図（、）は、　８　Ｘ
　７．７の解像度で送信側から送られて来た信号の構成
例を示したものである。図においてＩ　ａｌｊ　ｌ　’
ｌ　　ｌ・・・ａ　及び”２１１　ａ２□。

１２ノ１ｎ ・・・ｒ　８２ｎはライン上の画素を表わし、正方形１
個が解像度８　Ｘ　７．７の画素を表わす。図（ｂ）は
、１画素が解像度１６　Ｘ　１５．４の画素を表わし、
信号画素に対して補間処理を行うことなく記録した場合
の画素の構成図である。この場合は、記録後、再生され
た結果がスダレ状になる。図（ｃ）は、一般に行われて
いる補間処理を施した場合の画素の構成図である。これ
によると、　８　Ｘ　７．７の画素１個が１６　Ｘ　１
５．４の画素４個に対応付けられている。

第６図（、）は解像度１６　Ｘ　１５．４のサンプル、
（ｂ）は解像度８　Ｘ　７．７のサンプルをそれぞれ示
したものである。これ等の比較により判るように、低解
像度の場合、斜線部分は解像度が低いほど量子化の影響
により記録画素間の段差が大きく１画像の量子化歪みが
発生して、記録部に高解像度のデバイスを有しているに
もかかわらず、低画質の記録しか得られないという欠点
があった。

（発明の目的） 本発明の目的は、低解像度の信号の記録再生を行う場合
に、高解像度用のデバイスを使用するも。

低解像度による画像の量子化歪を押えることのできるフ
ァクシミリ受信機の信号処理回路を提供することにある
。

（発明の構成） 本発明による複数の解像度モードを有するファクシミリ
受信機の信号処理回路は、記録される低解像度の受信信
号を副走査方向に１段づつ２ｎ段（ｎはＯを除く正の整
数）遅延させる第１の遅延回路と、該遅延回路により遅
延された各段の信号を主走査方向に１段づつ２ｎ段遅延
させる第２の遅延回路と、これ等第１および第２の遅延
回路の出力信号をうけ、それぞれ副走査方向および主走
査方向のｎ　＋　１段目の信号に対して信号処理を行う
か否かを判定する信号処理判定回路と、該信号処理判定
回路により信号処理を行うと判定された場合、前記ｎ　
＋　１段目の信号に対して２段の信号処理を行う信号処
理回路と、該信号処理回路で処理された副走査方向の補
間画信号が主走査方向用の書込みアドレスにより書込ま
れ、読出しイネーブル信号に合せて読出される２段のラ
インメモリとを備えたことを特徴とする。

（発明の実施例） 次に９本発明による信号処理回路について実施例を挙げ
２図面を参照して詳細に説明する。

第１図は本発明による実施例の構成をブロック図により
示したものである。この例は、高解像度記録デバイスと
して１６　Ｘ　１５．４の性能を有するものとする。な
お、ファクシミリ装置としては。

１６　Ｘ　１５．４　、８　Ｘ　７．７および８ｘ　３
．８５の複数の解像度を有し、受信側で８　Ｘ　７．７
の解像度の信号なｎ　＝　１により記録再生する場合に
ついて述べる。図において、３１は解像度が１６　Ｘ　
１５．４　。

８　Ｘ　７．７　、８　Ｘ　３．８５のいずれかを示す
動作モード信号入力、３２は画信号９と同期した書込み
イネーブル信号入力、３３はラインメモリ５−１〜５−
４から信号を取出すための読出しイネーブル信号入力で
あシ、記録紙をフィードさせるタイミングと同期してい
る。３４は画信号９の画素と同期したクロック信号入力
、４２は画信号９をメモリ５−１〜５−４から読み出す
ために使用されるクロック信号入力である。８は制御回
路であシ。

この制御回路８から信号処理判定回路３に動作モード信
号３５　（３１と同じ）が与えられ、垂直方向遅延回路
１−１．１−２には画素に同期したクロック信号４４と
制御信号３７が、また水平方向遅延回路２−１〜２−６
には同じくクロック信号４４が与えられる。ライ／メモ
リ５−１〜５−４に対しては水平方向補間用の書込みア
ドレス信号３８が与えられ、信号処理回路４−１〜４−
４に対しては水平方向補間タイミングに同期した信号処
理タイミング信号４３が与えられる。更に、ラインメモ
リ５−１〜５−４には、読出しイネーブル信号４２に合
せて読出しアドレス信号３９が送出され。

マルチプレクサ７には切替用の信号としてイネーブル信
号４２に同期した制御信号４１が与えられる。

画信号人力９はクロック信号３２及び４４と画素単位で
同期している。この画信号９は垂直方向遅延回路１−１
に加えられ、ここで制御信号３７及びクロック信号４４
により１ライン遅延されて画信号１２となる。この画信
号１２は判定回路３に与えられると同時に、遅延回路１
−２により更に１ライン遅延されて画信号１５となる。

一方。

画信号人力９は水平方向遅延回路２−１にも与えられて
、クロック信号４４により水平方向に１画素分遅延され
る。１画素遅延された画信号１０は。

更に、水平方向遅延回路２−２において一画素分遅延さ
れ２画信号１１として画信号１０とともに信号処理判定
回路３に導かれる。上述の画信号１２及び１５はそれぞ
れ　　　　　　　　゛、　　　゛　水平方向遅延回路２
−３．２−４および２−５．２−６により１画素分及び
２画素分づつ遅延されて画信号１３，１４及び１６゜１
７となる。信号処理判定回路３は、上記のようにして遅
延された画信号９〜１７をうけ、１ライン１画素遅延さ
せられた画信号１３に対し、補間するべき各ライン、各
画素に対する制御信号２７゜２８．２９および３０を出
力する。

信号処理回路４−１〜４−４は、１ライン１画素遅延さ
れた上記の画信号１３をそれぞれ入力とし９画信号に同
期したクロック信号４４．上記の信号処理用制御信号２
７〜３０．および信号処理タイミング信号４３により各
補間ライン及び画素に対して信号処理を行う。信号処理
回路４−１〜４−４で処理された出力は各補間ラインの
画信号１８〜２１としてそれぞれラインメモリ５−１〜
５−４に与えられる。ラインメモリ５−１〜５−４では
、与えられた垂直方向の補間画信号１８〜２１を水平方
向の補間を行いながら４ライン同時に書き込む。読み出
し時は、４ラインのラインメモリが１ライン単位で順次
出力され、記録部に渡される。

第２図（、）は９画信号人力９が垂直および水平の遅延
回路で遅延され２画信号９〜１７として信号処理判定回
路３に入力された時に、１サンプル時間で同時に認識可
能なマトリクスを表わしたものである。図において９．
１４．１２．１３は垂直方向のライン、ｎ　　＋ｎ２＋
ｎ３は水平方向の画素を示す。

図（ｂ）はモードが８　Ｘ　７．７の分解能の時に補間
される領域の画素である。また１図（ｃ）は、　８　Ｘ
　３．８５の分解能の場合に、ａｔｎ１画素に対して補
間される領域の画素である。第３図（、）〜（ｉ）は、
信号処理を行う場合の・ぐターンをそれぞれ示している
。このうち、（ａ）〜（ｈ）までは８　Ｘ　７．７モ一
ド時のノぐターに丸印の位置に記録デバイス上の１画素
を追加することを意味する。（ｇ）は、（ａ）の・ぐタ
ーンの場合に処理された結果を示す。

第４図は、上記の実施例において、　８　Ｘ　７．７の
分解能の信号を１６　Ｘ　１５．４の分解能を有する記
録デバイスにより補間及び信号処理を行った結果である
。細線の円は信号の輪郭を示し、斜線部は８　Ｘ　７．
７で量子化し、補間処理だけを施した結果を示したもの
である。また、横線部は、実施例の回路で信号処理を行
なった部分を示している。図において、小さい正方形は
記録デバイスの画素であシ、大きい正方形は８　Ｘ　７
．７の分解能時の量子化画素である。

再び第１図を参照し、信号処理判定回路３は。

垂直および水平方向に遅延された画信号９〜１７を入力
すると、第２図（、）のようなマトリクスを組む。その
後、補間処理によって同図（ｂ）のように空間を拡げた
場合に、記録デバイスの性能を活かして量子化による画
像の歪みを補正するための判断を下す。その判断は１図
（、）の８２゜に注目して拡張した場合の空間、すなわ
ち図（ｂ）の”２２　ａ２２　ａ２２ａ２□について行
われる。第３図（、）〜（ｈ）のような・９ターンに対
して、丸印の位置に１画素補間処理を行うことにより、
上記の歪みを補正することが出来る。信号処理回路３は
、各補正ラインの信号処理回路４−１〜４−４に対して
第２図（ｂ）におけるａ　　、ａ　　、ａ　　、ａ　　
のどの画素に対して補正を行うかを信号制御信号２７〜
３０によって知らせる。各補間ラインの信号処理回路４
−１〜４−４は２画信号１３に対し、信号処理判定回路
３から指定された位置に信号処理タイミング信号４３の
タイミングに合せて補正画素を追加する。この場合、信
号処理回路は、信号ラインと補間ラインの数だけは必要
である。この実施例においては。

２ラインに相当する２個の信号処理回路が必要となる。

なお、第３図には、４個の信号処理回路が備えられてい
るが、これは８　Ｘ　３．８５の分解能の場合にも適用
できるようにするためである。

信号処理回路４−１〜４−４において処理された画信号
１８〜２１はそれぞれラインメモリ５−１〜５−４に書
き込まれる。このラインメモリ５−１〜５−４には９画
信号１８〜２１の１画素に対して、書き込みアドレス３
８として２画素分の２アドレスが割付けられ、水平方向
の補間が行われる。各ラインメモリ５−１〜５−４に同
時に書き込まれた画信号１８〜２１は、読出しイネーブ
ル信号４２に同期した読出アドレス３９により１ライン
づつ順次読み出され、マルチプレクサ７を介して１６　
Ｘ　１５．４の分解能の画信号として記録部に渡され、
垂直方向の補間が行われる。

なお、上記の実施例においては、ｎ＝１の場合について
述べたが、ｎを２．又は３として信号処理判定回路が構
成するマトリクスを大きくすることにより、補正を加え
るパターンの種類を多くすることが出来るし、更に、補
正効果の高い処理を期待することが出来る。

また、上記の実施例では２分解能が８　Ｘ　７．７の場
合について述べたが、　８　Ｘ　３．８５の場合におい
ても、信号処理判定回路で第３図（ｉ）に示すような補
正／ぐターンを認識させることにより実現可能である。

さらに、記録デバイスの性能が８　Ｘ　７．７のとき、
　８　Ｘ　３．８５の補正に当りて本実施例を適用する
ことが可能である。なお、第３図（、）〜（ｈ）に見ら
れる・ぐターンは１例を示したにすぎない。このほか、
実験的に定められる補正効果の大きいノ４ターンを適用
することも出来る。

（発明の効果） 以上の説明により明らかなように２本発明によれば、低
解像度の画像信号を高解像度の記録デバイスでうける場
合に、注目画素の周囲の・ぐターンから判断し、高分解
能画素の一部に補正を加えることにより、低解像度の受
信画像により発生する量子化歪を除去することが可能と
なり、高分解能の記録デバイスが性能的に低解像度の画
像受信に対して活かされることは勿論、ファクシミリ受
信機の標準化および経済性の向上に対して得られる効果
は大きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図、
第２図は分解能側に信号処理判定回路が認識可能な空間
領域を示す図、第３図は信号処理判定回路が補正処理を
行う場合の種々のＡ’ターンを示す図、第４図は、第１
図の実施例における記録デバイスにより得られた補間お
よび信号処理の結果を示す図、第５図は従来技術におけ
る補間処理を説明するための図、第６図は解像度により
異なる量子化のサンプル例を示す図である。 図はおいで、１−１．１−２．２−１〜２−６は遅延回
路、３は信号処理判定回路、４−１〜４−４は信号処理
回路、５−１〜５−４はラインメモリ、６は切替回路、
７はマルチプレクサ、８は制御回路である。 （ｂ） （Ｃ） 第２図 （α＞　　　　　　　（ｂ）　　　　　　　（Ｃ）（ｄ
）　　　　　　　　（ｅ）　　　　　　　　げ）（ｇ＞
　　　　　　　　（ｈ、） （ｉ′）　　　第３図 （ｂ） （Ｃ） 第５図 （ｂ） 第０図

Claims (1)

【特許請求の範囲】
1. １、記録される低解像度の受信信号を副走査方向に１段
   づつ２ｎ段（ｎは０を除く正の整数）遅延させる第１の
   遅延回路と、該遅延回路により遅延された各段の信号を
   主走査方向に１段づつ２ｎ段遅延させる第２の遅延回路
   と、これ等第１および第２の遅延回路の出力信号をうけ
   、それぞれ副走査方向および主走査方向のｎ＋１段目の
   信号に対して信号処理を行うか否かを判定する信号処理
   判定回路と、該信号処理判定回路により信号処理を行う
   と判定された場合、前記ｎ＋１段目の信号に対してｌ段
   の信号処理を行う信号処理回路と、該信号処理回路で処
   理された副走査方向の補間画信号が主走査方向用の書込
   みアドレスにより書込まれ、読出しイネーブル信号に合
   せて読出されるｌ段のラインメモリとを備えたことを特
   徴とする複数の解像度モードを有するファクシミリ受信
   機の信号処理回路。