JPH07111586A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ラインバッファが不要でかつ高速で補間処理
ができる画像処理装置を提供すること。 【構成】 ソース画像メモリ３には、複数ビットからな
る画像データが、複数の記憶領域に分散して記憶されて
いる。ソースアドレスデコーダ２から読出しアドレスの
指定があると、ソース画像メモリ３から読み出されたデ
ータはセレクタ４で本来の配列パターンに変換され、補
間処理部６に送られる。補間処理部６は、該配列パター
ンの注目画素に対して補間処理をしてディストネーショ
ン画像メモリ８へ出力する。この時、該配列パターンは
パターン比較部５にて、補間処理の不要なパターンであ
るか否かを調べられ、不要なパターンの場合には、補間
処理部６で補間処理されることなくディストネーション
画像メモリ８へ出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像処理装置に関し、特
にラインバッファを用いることなくかつ高速に画像デー
タの補間処理ができる画像処理装置に関する。

【０００２】

【従来の技術】従来、低解像度の画像データを高解像度
の出力装置などに出力する場合、該低解像度の画像デー
タを拡大および補間処理することが行われている。例え
ば、特開昭６２−６０３５８号公報には、白黒２値画信
号からなる一連の画信号を一時蓄積するラインメモリ
と、補間対象となるラインの画信号を決定するための補
正回路とを有し、低解像度で読取った画信号を記録する
際に、補間対象となるラインの画信号間の相関を利用し
て補正しながら再生記録するようにする技術が開示され
ている。

【０００３】また、特開昭６２−２５５６５号公報に
は、原稿を標準線密度（主走査８ドット／ｍｍ、副走査
３．８５ライン／ｍｍ）で走査し送信された画情報を、
受信側において高画品質（主走査８ドット／ｍｍ、副走
査７．７ライン／ｍｍ）で記録される画情報として再現
する場合、前記標準線密度で走査された第１のラインの
注目画素の画情報を、前記注目画素を含む欠落ラインの
所定数の画素の画情報と、該欠落ラインの次に記録され
る標準線密度で走査された第１のラインの所定数の画情
報に基づいて再現するようにする技術が開示されてい
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
た先行技術では、補間処理をする際に、ライン単位で処
理を行うことが前提となっているために、複数ラインの
ラインバッファが必要となると共に、補間の不必要な画
情報領域も処理されることになり、高速に処理できない
という問題があった。

【０００５】本発明の目的は、前記した従来技術の問題
点を除去し、ラインバッファが不要でかつ高速で補間処
理ができる画像処理装置を提供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するため
に、請求項１の発明は、複数ビットからなる画像データ
を、複数の記憶領域に分散して記憶するソース画像メモ
リと、該ソース画像メモリ内の複数の記憶領域に分散し
て記憶された画像データを、（２ｎ＋１）×（２ｎ＋
１）単位（ここに、ｎは正の整数）で選択するソースア
ドレス手段と、該ソースアドレス手段で選択され、前記
ソース画像メモリから出力された画像データを実際の配
列順序に並べるセレクタ手段と、該セレクタ手段から出
力された画像データを入力とし、その中の注目画像デー
タを補間処理する補間処理部と、補間処理された画像デ
ータを格納するディストネーション画像メモリとを具備
した点に特徴がある。

【０００７】また、請求項２の発明は、さらに、補間処
理の不要な画像データパターンを格納する比較データ記
憶手段と、前記セレクタ手段から出力された画像データ
と該比較データ記憶手段に記憶されている画像データパ
ターンとを比較する比較手段とを具備した点に特徴があ
る。

【０００８】

【作用】請求項１の発明によれば、ソースアドレス手段
からのアドレスにより、前記ソース画像メモリから画像
データを（２ｎ＋１）×（２ｎ＋１）単位で抽出するこ
とができる。該抽出された画像データは、前記セレクタ
手段により実際の配列順序に並べ変えられ、補間処理部
で補間処理される。したがって、ラインバッファなどの
中間バッファを使用することなく、補間処理することが
できる。また、請求項２の発明によれば、前記セレクタ
手段から出力された画像データが補間処理の不要なデー
タであるか否かを予め調べ、不要なデータの場合には補
間処理を省略することができるので、高速で補間処理を
行うことができるようになる。

【０００９】

【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図１は本発明の一実施例の画像処理装置の概略
の構成を示すブロック図である。図において、１は画像
処理装置全体の動作を制御する主制御装置であり、２は
該主制御装置１から出力された抽出マトリクス信号をデ
コードし、物理的なアドレスに変換するソースアドレス
デコーダ、３は処理される画像データが格納されるソー
ス画像メモリである。該ソース画像メモリ３は、複数ビ
ットからなる画像データを、複数の記憶領域に分散して
記憶するメモリであり、前記ソースアドレスデコーダ２
は該ソース画像メモリ３を、３×３のマトリクスデータ
として選択するアドレスを出力する。

【００１０】また、４はソース画像メモリ３から抽出さ
れたマトリクス画信号を所定の順序に並べ換えるセレク
タ、５はセレクタ４から入力してきたマトリクス画信号
が補間処理を必要とするパターンであるか否かを検出す
るパターン比較部、６は補間処理を必要とするマトリク
ス画信号に対して補間処理を行う補間処理部である。さ
らに、７はディストネーションアドレスデコーダ、８は
ディストネーション画像メモリである。

【００１１】次に、図２を参照して、前記ソース画像メ
モリ３のハード構成を説明する。図から明らかなよう
に、ソース画像メモリ３は９個のＲＡＭ領域、すなわち
９個の記憶領域〜から構成されている。各ＲＡＭ領
域は、ＲＡＭ領域およびによって例示的に示されて
いるように、Ｘ′、Ｙ′方向に配列された多数の記憶単
位、、…、；、、…、から構成されてい
る。このソース画像メモリ３に、ソースアドレスデコー
ダ２からのアドレス（Ｘ，Ｙ）に従って入力画像データ
を記憶すると、該複数ビットからなる入力画像データ
は、該複数の記憶領域〜に分散して記憶されること
になる。

【００１２】一方、前記ソース画像メモリ３の記憶単位
を、主走査方向および副走査方向のアドレス（Ｘ，Ｙ）
に従って連続的に配置すると、図３に示されているよう
に、３×３マトリクスのデータが主および副走査方向に
連続的に配置されることになる。換言すれば、前記記憶
単位は、主走査方向には、、、、、…の順に周
期的に配置され、副走査方向には、、、、、…
の順に周期的に配置されることになる。

【００１３】そこで、前記ソース画像メモリ３からデー
タを読み出す場合には、ソースアドレスデコーダ２から
アドレス（Ｘ，Ｙ）を出力すると、９個のＲＡＭ領域
〜の対応するアドレスから、対応する３×３マトリク
スデータが出力される。例えば、前記ソースアドレスデ
コーダ２からのアドレスがＸ＝１，Ｙ＝１であるとする
と、ソース画像メモリ３から読み出されるデータは図３
の左上角の〜からなる３×３マトリクスのデータと
なり、前記アドレスがＸ＝２，Ｙ＝１であるとすると、
ソース画像メモリ３から読み出されるデータは図３の前
記３×３マトリクスの右隣りの３×３マトリクスのデー
タとなる。また、前記アドレスがＸ＝３，Ｙ＝１である
とすると、ソース画像メモリ３から読み出されるデータ
は図３のさらに右隣りの３×３マトリクスのデータとな
る。

【００１４】次に、前記ソース画像メモリ３の記憶単位
の抽出マトリクス（３×３画素）を図４のように定義す
る。すなわち、ソース画像メモリ３の記憶単位の主走査
方向配置のアドレス１、２、３、４、…と、副走査方向
配置のアドレスＡ、Ｂ、Ｃ、Ｄ、Ｅ、…を用いて、前記
抽出マトリクスをＡ１、Ａ２、Ａ３、…、Ｂ１、Ｂ２、
Ｂ３、…、Ｃ１、Ｃ２、Ｃ３、…、Ｄ１、Ｄ２、Ｄ３、
…と定義する。図では、抽出マトリクスのＡ１、Ａ６、
Ｂ２およびＦ１が例示的に示されているが、ソース画像
メモリ３の記憶単位の全部が抽出マトリクスに関与して
いることは明らかであろう。

【００１５】次に、図５、図６を参照して、前記セレク
タ４の一具体例を説明する。図５はセレクタ４の回路
例、図６は図５中のデータセレクタ４ａの回路例を示
す。図５において、４ａ、４ｂおよび４ｃはデータセレ
クタであり、後述するセレクト信号ＳＡ、ＳＢ、ＳＣお
よびＳＤに基づいて、前記ソース画像メモリ３のデータ
〜の出力位置を決定する。また、図７は主制御部１
（図１参照）から出力されるセレクト信号であり、主制
御部１からソースアドレスデコーダ２に出力されるパタ
ーンに対応して決められている。例えば、Ａ3n+1、Ｄ3n
+1、…（ただし、ｎ＝０、１、２、…）のパターンに対
しては、（ＳＡ，ＳＢ，ＳＣ，ＳＤ）は（０，１，０，
１）、Ａ3n+2、Ｄ3n+2、…のパターンに対しては、（Ｓ
Ａ，ＳＢ，ＳＣ，ＳＤ）は（１，０，０，１）等と決め
られている。

【００１６】次に、前記セレクタ４の動作を説明する。
主制御部１からソースアドレスデコーダ２にパターンの
指定があると、ソースアドレスデコーダ２はこれをデコ
ードして、アドレス（Ｘ，Ｙ）に変換し、ソース画像メ
モリ３に出力する。ソース画像メモリ３は、図２の各Ｒ
ＡＭ〜の該アドレス（Ｘ，Ｙ）に対応するデータを
並列的に出力する。この並列に出力された９個のデータ
〜はセレクタ４に入力する。セレクタ４は該９個の
並列データ〜が入力してくると、これを３×３マト
リクスのデータに組立てる作用をする。

【００１７】例えば、主制御部１からソースアドレスデ
コーダ２にパターンＡ１の指定があると、（ＳＡ，Ｓ
Ｂ，ＳＣ，ＳＤ）は（０，１，０，１）であるので、図
５のデータセレクタ４ａの（ｘａ１，ｘａ２）は（０，
１）となる。このため、図６の回路から分かるように、
ｄ１＝、ｄ２＝およびｄ３＝となる。同様に、図
５において、ｄ４＝、ｄ５＝、ｄ６＝となり、さ
らにｄ７＝、ｄ８＝、ｄ９＝となる。

【００１８】一方、（ｙａ１，ｙａ２）は（０，１）と
なり、（ｙｂ１，ｙｂ２）は（１，０）となり、（ｙｃ
１，ｙｃ２）は（１，１）となるから、図８(a) に示さ
れている３×３マトリクスに組立てられて出力される。

【００１９】次に、例えば、主制御部１からソースアド
レスデコーダ２にパターンＡ２の指定があると、（Ｓ
Ａ，ＳＢ，ＳＣ，ＳＤ）ｆは（１，０，０，１）である
ので、（ｘａ１，ｘａ２）は（１，０）となる。このた
め、図６の回路から分かるように、ｄ１＝、ｄ２＝
およびｄ３＝となる。同様に、図５において、ｄ４＝
、ｄ５＝、ｄ６＝となり、さらにｄ７＝、ｄ８
＝、ｄ９＝となる。

【００２０】一方、（ｙａ１，ｙａ２）は（０，１）と
なり、（ｙｂ１，ｙｂ２）は（１，０）となり、（ｙｃ
１，ｙｃ２）は（１，１）となるから、図８(b) に示さ
れている３×３マトリクスに組立てられて出力される。

【００２１】同様に、主制御部１からパターンＡ３の指
定があると、前記セレクト信号（ＳＡ，ＳＢ，ＳＣ，Ｓ
Ｄ）は（１，１，０，１）であるので、図８(c) に示さ
れている３×３マトリクスに組立てられてセレクタ４か
ら出力される。また、主制御部１からパターンＢ１の指
定があると、前記セレクト信号（ＳＡ，ＳＢ，ＳＣ，Ｓ
Ｄ）は（０，１，１，０）であるので、同図(d) に示さ
れている３×３マトリクスに組立てられて出力され、さ
らに、主制御部１からパターンＢ２の指定があると、前
記セレクト信号（ＳＡ，ＳＢ，ＳＣ，ＳＤ）は（１，
０，１，０）であるので、同図(e) に示されている３×
３マトリクスに組立てられて出力される。

【００２２】以上のように、セレクタ４で組立てられた
３×３マトリクスのデータは図９のパターン比較部５に
入力して、比較データメモリ５ａに格納されている補間
を必要としないパターンと比較される。該比較データメ
モリ５ａに格納されている補間を必要としないパターン
の一例としては、図１０に示すパターン(a) 〜(k) があ
る。図１１はこのパターンを１、０のデータで表したも
のである。パターン比較器５はセレクタ４から入力して
きたデータがこれらのパターン(a) 〜(k) の一つに該当
すると、スルー信号を補間処理部６に出力する。逆に、
パターン(a) 〜(k) のいずれにも該当しないと、スルー
信号は出さない。

【００２３】図１の前記補間処理部６は入力してきた３
×３マトリクスのデータの中央にある注目画素を周辺の
画素データに基づいて補間し、例えば斜めの線などが滑
らかになるように補正する回路であり、例えば本出願人
が特許出願した特願平４−３５３８９７号あるいは特願
平５−４６０４５号に開示されている補間処理装置を用
いることができる。この装置は、パターン比較部５から
スルー信号を受けると、補間処理をすることなく入力デ
ータをデストネーション画像メモリ８に出力する。該デ
ストネーション画像メモリ８は、該入力データを、デス
トネーションアドレスデコーダ７からのアドレスに格納
する。

【００２４】以上のように、本実施例によれば、ソース
画像メモリ３に格納された画像データをラインバッファ
に転送することなく、ソース画像メモリ３から直接補間
処理部６に移送して補間処理を行うことができる。ま
た、補間の不必要な画情報領域に対しては補間処理を省
くことができるので、補間処理の高速化を図ることがで
きるようになる。

【００２５】なお、前記の実施例では、ソース画像メモ
リ３からの抽出マトリクスを３×３マトリクスとした
が、本発明はこれに限定されず、（２ｎ＋１）×（２ｎ
＋１）マトリクス（ここに、ｎは正の整数）であっても
よいことは勿論である。

【００２６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ラインバッファなどの中間バッファを使用す
る必要がないので、装置の構成および動作の制御が簡単
になるという効果がある。

【００２７】また、補間の不必要な画情報領域が予めわ
かるので、これらの画像領域に補間処理を施さなくする
ことができ、画像データの補間処理を高速化できると共
に、劣化の少ない画像情報を作成することができるとい
う効果がある。

【図面の簡単な説明】

【図１】 本発明の概略の構成を示すブロック図であ
る。

【図２】 図１のソース画像メモリの構成の概念図であ
る。

【図３】 ソース画像メモリに記憶された画像データの
配列の説明図である。

【図４】 抽出マトリクスの説明図である。

【図５】 図１のセレクタの一具体例の回路図である。

【図６】 図５のデータセレクタの一具体例の回路図で
ある。

【図７】 セレクト信号の説明図である。

【図８】 セレクタによって並べ変えられた画像データ
の一例を示す図である。

【図９】 図１のパターン比較部とその入力部の回路図
である。

【図１０】 図９の比較データメモリに格納された補間
処理不要なパターン例を示す図である。

【図１１】 補間処理不要なパターンのデータを示す図
である。

【符号の説明】

１…主制御部、２…ソースアドレスデコーダ、３…ソー
ス画像メモリ、４…セレクタ、５…パターン比較部、６
…補間処理部、８…ディストネーション画像メモリ、５
ａ…比較データメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 園部 賢一 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 金子 智一 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内 (72)発明者 鈴木 達久 埼玉県岩槻市府内３丁目７番１号 富士ゼ ロックス株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数ビットからなる画像データを、複数
   の記憶領域に分散して記憶するソース画像メモリと、 該ソース画像メモリ内の複数の記憶領域に分散して記憶
   された画像データを、（２ｎ＋１）×（２ｎ＋１）単位
   （ここに、ｎは正の整数）で選択するソースアドレス手
   段と、 該ソースアドレス手段で選択され、前記ソース画像メモ
   リから出力された画像データを実際の配列順序に並べる
   セレクタ手段と、 該セレクタ手段から出力された画像データを入力とし、
   その中の注目画像データを補間処理する補間処理部と、 補間処理された画像データを格納するディストネーショ
   ン画像メモリとを具備したことを特徴とする画像処理装
   置。
2. 【請求項２】 請求項１記載の画像処理装置において、 補間処理の不要な画像データパターンを格納する比較デ
   ータ記憶手段と、 前記セレクタ手段から出力された画像データと該比較デ
   ータ記憶手段に記憶されている画像データパターンとを
   比較する比較手段とを具備し、 該セレクタ手段から出力された画像データのパターン
   と、前記比較データ記憶手段に記憶されている画像デー
   タパターンとが一致した時に、前記画像データを前記補
   間処理部で補間処理することなく前記ディストネーショ
   ン画像メモリに格納するようにしたことを特徴とする画
   像処理装置。