JPS61241863A - 共通メモリのアクセス方式 - Google Patents
共通メモリのアクセス方式Info
- Publication number
- JPS61241863A JPS61241863A JP8419485A JP8419485A JPS61241863A JP S61241863 A JPS61241863 A JP S61241863A JP 8419485 A JP8419485 A JP 8419485A JP 8419485 A JP8419485 A JP 8419485A JP S61241863 A JPS61241863 A JP S61241863A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- central processing
- memory
- access
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
共通メモリのアクセス方式であって、共通メモリのアク
セスクロックを１８０度の位相差を有するクロックをそ
れぞれの中央処理装置が用いてアクセスを行い、処理速
度の高速化を可能とする。
セスクロックを１８０度の位相差を有するクロックをそ
れぞれの中央処理装置が用いてアクセスを行い、処理速
度の高速化を可能とする。
本発明は、２システムからなる中央処理装置が共用使用
する共用メモリをアクセスする際の処理時間の短縮を図
り、中央処理装置の処理速度を向上する共通メモリのア
クセス方式に関するものである。
する共用メモリをアクセスする際の処理時間の短縮を図
り、中央処理装置の処理速度を向上する共通メモリのア
クセス方式に関するものである。
メモリを共用することは、処理効率を向上させたり、資
源を有効に利用する上で必要なことである。またデータ
を管理する上からもシステム構成が簡単になり、メモリ
を共用使用することによって、限られた資源も有効に利
用できると云う利点から盛んに用いられている。
源を有効に利用する上で必要なことである。またデータ
を管理する上からもシステム構成が簡単になり、メモリ
を共用使用することによって、限られた資源も有効に利
用できると云う利点から盛んに用いられている。
従来、２システムの中央処理装置がメモリを共用する場
合には、一方の中央処理装置が共用メモリをアクセスし
ていると、他の中央処理装置は、その間アクセスが待た
されると云う問題を生じ、結果として、両中央処理装置
の綜合処理がこのメモリアクセスの待ちによって遅（な
り、効率が悪いと云う問題がある。
合には、一方の中央処理装置が共用メモリをアクセスし
ていると、他の中央処理装置は、その間アクセスが待た
されると云う問題を生じ、結果として、両中央処理装置
の綜合処理がこのメモリアクセスの待ちによって遅（な
り、効率が悪いと云う問題がある。
従って、共用メモリのアクセスを効率よく行える共用メ
モリのアクセス方式が要望されている。
モリのアクセス方式が要望されている。
従来の方式では、各中央処理装置は相手中央処理装置の
メモリアクセスの空きを待って処理を行っていたために
、効率が悪かった。
メモリアクセスの空きを待って処理を行っていたために
、効率が悪かった。
本発明は、以上のような点にかんがみて創作されたもの
で、簡易な構成で高速アクセスの行える共通メモリのア
クセス方式を提供することを目的とするものである。
で、簡易な構成で高速アクセスの行える共通メモリのア
クセス方式を提供することを目的とするものである。
第１図は本発明の共用メモリのアクセス方式の原理ブロ
ック図を示す。
ック図を示す。
中央処理装置１と２は共通メモリ３を共用している。こ
のシステムにクロック発生回路６が設けてあり、このク
ロック発生回路６は、１８０度の位相差を有するクロッ
ク信号４とクロック信号５とを出力する。それぞれのク
ロック信号４と５によって中央処理装置１と２とが作動
するように構成されている。
のシステムにクロック発生回路６が設けてあり、このク
ロック発生回路６は、１８０度の位相差を有するクロッ
ク信号４とクロック信号５とを出力する。それぞれのク
ロック信号４と５によって中央処理装置１と２とが作動
するように構成されている。
中央処理装置１は、クロック信号４によって共用メモリ
３をアクセスし、他方の中央処理装置２は、クロック信
号５によって共用メモリ３のアクセスを行う。一方両ク
ロック信号４と５はそれぞれ位相が１８０度異ｌ９てお
り、一方の中央処理装置の共用メモリのアクセス空き時
間に、他方の中央処理装置が共用メモリのアクセスをす
ることになり、綜合的なアクセス処理時間の高速化が図
れることとなる。
３をアクセスし、他方の中央処理装置２は、クロック信
号５によって共用メモリ３のアクセスを行う。一方両ク
ロック信号４と５はそれぞれ位相が１８０度異ｌ９てお
り、一方の中央処理装置の共用メモリのアクセス空き時
間に、他方の中央処理装置が共用メモリのアクセスをす
ることになり、綜合的なアクセス処理時間の高速化が図
れることとなる。
第２図は本発明の実施例であって、例えば中央処理装置
１のシステムは、パスライン７−１と中央処理装置１が
専用するメモリ９−１と入出力装置群１０−１とバス制
御部８−１ とで構成されている。このバス制御部８−
１は、クロック発生回路６の出力するクロック信号４に
よって、パスライン７−１を共用メモリ３のパスライン
７−３に接続を行う動作をする。
１のシステムは、パスライン７−１と中央処理装置１が
専用するメモリ９−１と入出力装置群１０−１とバス制
御部８−１ とで構成されている。このバス制御部８−
１は、クロック発生回路６の出力するクロック信号４に
よって、パスライン７−１を共用メモリ３のパスライン
７−３に接続を行う動作をする。
従って、中央処理装置ｌはクロック信号４の例えば、論
理°１゛ なる時に、共通メモリ３と接続されて、アク
セスが可能となる。
理°１゛ なる時に、共通メモリ３と接続されて、アク
セスが可能となる。
中央処理装置２のシステムは、同様にクロック信号５が
論理“ｌ゛なる時に共通メモリ３と接続され、アクセス
可能となる。
論理“ｌ゛なる時に共通メモリ３と接続され、アクセス
可能となる。
第３図は本発明のクロック発生回路のブロック図、第４
図はクロック信号波形図である。クロック発生回路６に
は、クロック発生部６−１があり、このクロック発生部
６−１は第４図に示す波形のクロック信号Ａを出力する
。
図はクロック信号波形図である。クロック発生回路６に
は、クロック発生部６−１があり、このクロック発生部
６−１は第４図に示す波形のクロック信号Ａを出力する
。
クロック信号Ａは、遅延回路６−２に入力され、遅延回
路６−２の出力波形はクロック信号Ｂとなる。
路６−２の出力波形はクロック信号Ｂとなる。
クロック信号Ｂとクロック信号Ａは、アンド回路６−３
に入力される。アンド回路６−３の出力の波形はクロッ
ク信号Ｃとなる。このクロック信号Ｃが例えば、中央処
理装置１のクロックとして用いられる。
に入力される。アンド回路６−３の出力の波形はクロッ
ク信号Ｃとなる。このクロック信号Ｃが例えば、中央処
理装置１のクロックとして用いられる。
更に、クロック信号Ａは、反転回路６−４に入力される
。反転回路６−４の出力波形はクロック信号りとなる。
。反転回路６−４の出力波形はクロック信号りとなる。
クロック信号りは遅延回路６−５に入力され、遅延回路
６−５は、クロック信号Ｅを出力する。クロック信号Ｅ
とクロック信号りがアンド回路６−６に入力され、アン
ド回路６−６は、クロック信号Ｆを出力する。このクロ
ック信号Ｆが中央処理装置２のクロックとして用いられ
る。
６−５は、クロック信号Ｅを出力する。クロック信号Ｅ
とクロック信号りがアンド回路６−６に入力され、アン
ド回路６−６は、クロック信号Ｆを出力する。このクロ
ック信号Ｆが中央処理装置２のクロックとして用いられ
る。
以上述べてきたように、本発明によれば、極めて簡易な
回路構成で、相互のクロックの空き間隔で共用メモリの
アクセスが行え、綜合処理速度を向上する上で極めて有
効である。
回路構成で、相互のクロックの空き間隔で共用メモリの
アクセスが行え、綜合処理速度を向上する上で極めて有
効である。
第１図は本発明の共用メモリのアクセス方式の原理ブロ
ック図 第２図は本発明の実施例のブロック図、第３図は本発明
のクロック発生回路のブロック図８、 第４図はクロック信号波形図である。 図において、１と２は中央処理装置、３は共通メモリ、
４と５はクロック信号、６はクロック発生回路を示す。 手順４ｇ１４４冬用メモ、すっ７りでスｙにっ平押７°
０−、７圓 第 １ 図 本然明のだ語例４１−０ｗ７１ｊｌｉ ＠ ２ 図
ック図 第２図は本発明の実施例のブロック図、第３図は本発明
のクロック発生回路のブロック図８、 第４図はクロック信号波形図である。 図において、１と２は中央処理装置、３は共通メモリ、
４と５はクロック信号、６はクロック発生回路を示す。 手順４ｇ１４４冬用メモ、すっ７りでスｙにっ平押７°
０−、７圓 第 １ 図 本然明のだ語例４１−０ｗ７１ｊｌｉ ＠ ２ 図
Claims (1)
- 【特許請求の範囲】 ２システムからなる中央処理装置（１）、（２）と該両
装置から共通にアクセスを行われる共通メモリ（３）と
からなるシステムに、 位相の１８０度異なるクロック信号（４）、（５）を発
生するクロック発生回路（６）を備え、 該クロック信号（４）とクロック信号（５）とによって
前記両中央処理装置（１）と（２）とがそれぞれ共通メ
モリ（３）をアクセスすることを特徴とする共通メモリ
のアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8419485A JPS61241863A (ja) | 1985-04-18 | 1985-04-18 | 共通メモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8419485A JPS61241863A (ja) | 1985-04-18 | 1985-04-18 | 共通メモリのアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241863A true JPS61241863A (ja) | 1986-10-28 |
Family
ID=13823658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8419485A Pending JPS61241863A (ja) | 1985-04-18 | 1985-04-18 | 共通メモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990003003A1 (en) * | 1988-09-02 | 1990-03-22 | Fanuc Ltd | Interruption control method |
-
1985
- 1985-04-18 JP JP8419485A patent/JPS61241863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990003003A1 (en) * | 1988-09-02 | 1990-03-22 | Fanuc Ltd | Interruption control method |
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