JPS61241853A

JPS61241853A - キヤツシユ・メモリ制御方式

Info

Publication number: JPS61241853A
Application number: JP60082648A
Authority: JP
Inventors: Kiyoshi Senba; 仙波　清
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1986-10-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュ・メモリの制御方式に関する。

〔従来の技術〕

一般に、主記憶装置（以下、メイン・メモリという）の
アクセス時間を短縮するために、中央処理装置（以下、
プロセッサという）とメイン・メモリとの間にキャッジ
−・メモリ（バッファ・メモリとも呼ばれる）を設ける
方式が採用されている。また、最近、メイン・メモリの
アクセス時間を見掛１更に短かくするために、上記キャ
ッシュ・メモリ（以下、これを１次キャッシュ・メモリ
という）とメイン・メモリとの間に、新たに２次キャッ
シュ・メモリを設ける方式、所謂２段キャッシュ・メモ
リ方式が開発された（例えば、平架ほか、”３階層メモ
リ一方式や高密度化技術により性能向上を図った大型コ
ンピュータＭ　−３８０７３８２”日経エレクトロニク
ス１９８１年１０月２６日号。

ＰＰ１７６〜１９９）。

従来、この種の２段キャッシュ・メモリ方式においては
、メイン・メモリから読み出されるブロック（割シ付け
の単位）は、１次キャッシュ・メモリに転送されて登録
されると共に、２次キャッシュ、メモリにも登録される
。そして、プロセッサからの読出しは、読出すブロック
が１次キャッシュ・メモリに登録されていれば１次キャ
ッシュ・メモリから行なわれる。従って、同一ブロック
が両キャッシュ・メモリに登録されている間は、２次キ
ャッシュ・メモリ上の同ブロックは読出しで使用される
ことはなく、同ブロックが１次キャッシュ・メモリから
追い出された後の読出し時に使用されることになる。

〔発明が解決しようとする問題点〕

このように、２次キャッジ−・メモリ上の１次キャッシ
ュ・メモリと重複して登録されているブロックは２重複
している間不要なブロックであり。

従来の２次キャッシュ・メモリはこの不要なブロックに
相当する容量だけ１等価的にメモリ容量が小さくなって
しまう。その為、２次キャッシュ・メモリのヒツト率が
低下するという欠点があった。

〔問題点を解決するための手段〕本発明によるキャッシュ・メモリ制御方式は。

プロセッサとメイン・メモリ間に第１のキャッシュ・メ
モリを有すると共に、該第１．のキャッシュ・メモリと
前記メイン・メモリ間に第２のキャッシュ・メモリを有
する情報処理装置において、前記メイン・メモリから読
み出すブロックを前記第２のキャッシュ・メモリに登録
することなく前記第１のキャッシュ・メモリに転送して
登録する段階と、前記第１のキャッシュ・メモリに登録
されているプロ、りを当該筒１のキャッシュ・メモリか
ら追い出す時点で、該追い出しプロ、りを前記第２のキ
ャッシュ・メモリに登録する段階とを含むことを特徴と
する。

〔作用〕

このように、第１のキャッシュ・メモリに登録するブロ
ックの第２のキャッシュ・メモリへの登録を、そのプロ
、りが第１のキャッシュ・メモリイーから追い出される時点まで遅らせ、この時点ヂ第２のキ
ャッシュ・メモリの旧ブロックが追い出されることにな
るので、第２のキャッシュ・メモリのヒツト率を向上さ
せることができる。

〔実施例〕

以下９本発明の実施例を図面を参照して詳細に説明する
。

図は本発明によるキャッシュ・メモリ制御方式が適用さ
れる情報処理装置の一実施例の構成を示したブロック図
である。図において、１はプロセッサ、２は１次キャッ
シュ・メモリ、３は２次キャッシュ・メモリ及び４はメ
イン・メモリである。

１次キャッシュ・メモリ２はプロセッサ１と２次キャッ
シュ・メモリ３の間に設けられ、２次キャッシュ・メモ
リ３は１次キャッシュ・メモリ２とメイン・メモリ４と
の間に設けられている。１次キャッシュ・メモリ２はレ
ジスタ１０ｉ有し、２次キャッジ−・メモリ３はレジス
タ２０．４０及びキャッシュ・メモリ３０ｆｊ！：有し
ている。次に本実施例の動作を説明する。

プロセッサ１かもの読出し要求を１次キャッシュ・メモ
リ２が受けた時、その読出し要求データが１次キャッシ
ュ・メモリ２上のプロ、り内にある場合、そのデータが
１次キャッシュ・メモリ２からプロセッサ１に転送され
る。１次キャッシュ・メモリ２上のブロック内にない場
合は、同ブロックの転送要求を２次キャッシュ・メモリ
３に出す・２次キャッシュ・メモリ３上に転送要求ブロックがある
と、同プロレクを２次キャッシュ・メモリ３から１次キ
ャッシュ・メモリ２に転送し、同ブロックを１次キャッ
シュ・メモリ２内に登録すると共に、同ブロック内のプ
ロセッサ要求データをプロセッサ１に転送する。この１
次キャッシュ・メモリ２へのブロック登録時、１次キャ
ッシュ・メモリ２内に未使用エントリがないと旧登録ブ
ロックを追い出し、そのエントリに新しいブロックを登
録する。この時、追い出されたブロックは。

レ−）スタ１０を介して２次キャッジ−・メモリ３ルシ
スタ２０に転送されキャッシュ・メモリ３０に登録され
る＠１次キャッシュ・メモリ２かも転送要求のあったブロッ
クが２次キャッシュ・メモリ３上に登録されていない場
合、２次キャッシュ・メモリ３からメイン・メモリ４に
同ブロックの転送要求ｔ−１Ｈす。メイン・メモリ４か
らの転送ブロックは、２次キャッシュ・メモリ３のキャ
ッシュ・メモリバイノぜス用レジスタ４０にセットされ
、直接１次キャッシュ・メモリ２に転送される。

従来の方式では、メイン・メモリからの転送ブロックは
、１次キャッシュ・メモリに転送すると共に２次キャッ
シュ・メモリに登録するため、この登録時点で２次キャ
ッシュ・メモリ上の旧プロ、りの追い出しが生じる。こ
れに対し２本実施例では、メイン・メモリからの転送プ
ロ、りは２次キャッジ−・メモリに登録されることなく
１次キャッシュ・メモリに登録され、同ブロックが１次
キャッシュ・メモリから追い出される時点で２次キャッ
シュ・メモリに登録される。この時点で。

２次キャッシュ・メモリの旧ブロックの追い出しが生じ
る。従って、１次キャッシュ・メモリ内プロ、りと２次
キャッシュ・メモリ内ブロックを合せると、この２次キ
ャッシュ・メモリの追い出しが遅らされているブロック
分、従来の方式に比べて異なる多くのブロックが２次キ
ャッジ、・メモリ上にあシ、２次キャッシュ・メモリの
ヒツト率を向上させることができる。

〔発明の効果〕

以上説明したように１本発明では、メイン・メモリから
の転送ブロックを２次キャッシュ・メモリに登録するこ
となく１次キャッシュ・メモリに登録し、１次キャッシ
ュ・メモリから追い出される全てのブロックｆｔ２次キ
ャッシュ・メ毛りに登録し、この時点で２次キャッシュ
・メモリの旧プロ、りが追い出されることになるので、
２次キヤ、シュ・メモリのヒツト率を向上させる効果が
ある。

【図面の簡単な説明】

図面は本発明によるキャッシュ・メモリ制御方式が適用
される情報処理装置の一実施例の構成を示したブロック
図である。１・・・プロセッサ、２・・・１次キャッシュ・メモリ
。

Claims

【特許請求の範囲】

１、中央処理装置と主記憶装置間に第１のキャッシュ・
メモリを有すると共に、該第１のキャッシュ・メモリと
前記主記憶装置間に第２のキャッシュ・メモリを有する
情報処理装置において、前記主記憶装置から読み出すブ
ロックを前記第２のキャッシュ・メモリに登録すること
なく前記第１のキャッシュ・メモリに転送して登録する
段階と、前記第１のキャッシュ・メモリに登録されてい
るブロックを当該第１のキャッシュ・メモリから追い出
す時点で、該追い出しブロックを前記第２のキャッシュ
・メモリに登録する段階とを含むことを特徴とするキャ
ッシュ・メモリ制御方式。