JPH02114345A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH02114345A JPH02114345A JP63268601A JP26860188A JPH02114345A JP H02114345 A JPH02114345 A JP H02114345A JP 63268601 A JP63268601 A JP 63268601A JP 26860188 A JP26860188 A JP 26860188A JP H02114345 A JPH02114345 A JP H02114345A
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000004793 poor memory Effects 0.000 description 1
- 238000010926 purge Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリに関し特に大容量のオンチッ
プキャッシュを内蔵したマイクロプロセサ用の外部キャ
ッシュメモリに関する。
プキャッシュを内蔵したマイクロプロセサ用の外部キャ
ッシュメモリに関する。
従来キャッシュメモリはプロセサから要求され゛たデー
タを有していた（ヒツト）プロセサへデータを転送し、
プロセサから要求されたデータを有していなかった場合
（ミス）にのみ主記憶から前記データをプロセサへ転送
するとともに現在布しているあるデータを追い出し前記
データで更新するようになっていた。
タを有していた（ヒツト）プロセサへデータを転送し、
プロセサから要求されたデータを有していなかった場合
（ミス）にのみ主記憶から前記データをプロセサへ転送
するとともに現在布しているあるデータを追い出し前記
データで更新するようになっていた。
上述した従来のキャッシュメモリはプロセサへ転送した
データを保持していることになり、大容量のオンチップ
キャッシュを内蔵するマイクロプロセサ用の外部キャッ
シュメモリとして用いた場合、マイクロプロセサ内のキ
ャッシュに保持しているデータと外部キャッシュが保持
しているデータが重複する場合が多くなりメモリの使用
効率が悪く、外部キャッシュメモリのヒツト率が著しく
低下してしまう欠点がある。
データを保持していることになり、大容量のオンチップ
キャッシュを内蔵するマイクロプロセサ用の外部キャッ
シュメモリとして用いた場合、マイクロプロセサ内のキ
ャッシュに保持しているデータと外部キャッシュが保持
しているデータが重複する場合が多くなりメモリの使用
効率が悪く、外部キャッシュメモリのヒツト率が著しく
低下してしまう欠点がある。
ｒ課題を解決するための手段〕
本発明のキャッシュメモリはプロセサから出力されたア
ドレスがヒツトした場合には前記アドレスのデータをプ
ロセサに転送した後、そのデータを追い出し別のデータ
でキャッシュを更新する制御を行なうキャッシュ制御回
路と別のデータでキャッシュを更新する制御を行なうキ
ャッシュ制御回路と別のデータのアドレスを発生するた
めのアドレス発生回路を有している。
ドレスがヒツトした場合には前記アドレスのデータをプ
ロセサに転送した後、そのデータを追い出し別のデータ
でキャッシュを更新する制御を行なうキャッシュ制御回
路と別のデータでキャッシュを更新する制御を行なうキ
ャッシュ制御回路と別のデータのアドレスを発生するた
めのアドレス発生回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であり本発明に関する部分の
みを示している。
みを示している。
マイクロプロセサ１は大容量オンチップキャッシュを内
蔵したマイクロプロセサであり内蔵キャッシュがミスし
た時のみアドレス線１０１にアドレスを出力する。タグ
アドレスアレイ２はタグアドレスを格納しており、アド
レス線１０１上のアドレスの一部（インデックスアドレ
ス）に対応するタグアドレスをタグアドレスアレイ出力
線２０１に出力する。キャッシュ制御回路３はタグアド
レスアレイ出力線の内容とアドレス線１０１のタグアド
レスとを比較した後、ヒツト信号３０１゜マルチプレク
サ制御信号３０２．データ制御信号３０３を出力する。
蔵したマイクロプロセサであり内蔵キャッシュがミスし
た時のみアドレス線１０１にアドレスを出力する。タグ
アドレスアレイ２はタグアドレスを格納しており、アド
レス線１０１上のアドレスの一部（インデックスアドレ
ス）に対応するタグアドレスをタグアドレスアレイ出力
線２０１に出力する。キャッシュ制御回路３はタグアド
レスアレイ出力線の内容とアドレス線１０１のタグアド
レスとを比較した後、ヒツト信号３０１゜マルチプレク
サ制御信号３０２．データ制御信号３０３を出力する。
データアレイ４はアドレス線１０１上のインデックスア
ドレスにより読み出したデータをデータ線１０２に出力
し、マイクロプロセサ１に転送する。アドレス加算器５
はアドレス線１０１のタグアドレスに１を加算しアドレ
ス加算器出力線５０１に出力する。マルチプレクサ６は
マルチプレクサ制御信号によりアドレス線１０１または
アドレス加算器出力線５０１のいずれかをメモリアドレ
スバス線７０１に出力する。
ドレスにより読み出したデータをデータ線１０２に出力
し、マイクロプロセサ１に転送する。アドレス加算器５
はアドレス線１０１のタグアドレスに１を加算しアドレ
ス加算器出力線５０１に出力する。マルチプレクサ６は
マルチプレクサ制御信号によりアドレス線１０１または
アドレス加算器出力線５０１のいずれかをメモリアドレ
スバス線７０１に出力する。
主記憶７はメモリバスアドレス線７０１上のアドレスを
入力し、そのアドレスに対応するデータをデータ線１０
２に出力する。
入力し、そのアドレスに対応するデータをデータ線１０
２に出力する。
次に動作について説明する。マイクロプロセサ１から出
力されたアドレスがヒツトした場合、キャッシュ制御回
路３はヒツト信号３０１をマイクロプロセサ１へ出力す
るとともにデータ制御信号３０３を出力し、データアレ
イ４のデータがマクロプロセサ１へ転送される。その後
、アドレス線１０１上のタグアドレスはアドレス加算器
５によって１が加算され、アドレス加算器出力線５０１
に出力される。マルチプレクサ制御信号３０２によりマ
ルチプレクサ６はアドレス加算器出力線５０１を選択し
メモリバスアドレス線７０１に出力する。データアレイ
４は主記憶７のデータにより更新され、タグアドレスア
レイはアドレス加算器出力線５０１上のタグアドレスに
更新される。
力されたアドレスがヒツトした場合、キャッシュ制御回
路３はヒツト信号３０１をマイクロプロセサ１へ出力す
るとともにデータ制御信号３０３を出力し、データアレ
イ４のデータがマクロプロセサ１へ転送される。その後
、アドレス線１０１上のタグアドレスはアドレス加算器
５によって１が加算され、アドレス加算器出力線５０１
に出力される。マルチプレクサ制御信号３０２によりマ
ルチプレクサ６はアドレス加算器出力線５０１を選択し
メモリバスアドレス線７０１に出力する。データアレイ
４は主記憶７のデータにより更新され、タグアドレスア
レイはアドレス加算器出力線５０１上のタグアドレスに
更新される。
マイクロプロセサ１から出力されたアドレスがミスした
場合、キャッシュ制御回路３は先ずマルチプレクサ制御
信号３０２によりマイクロプロセサ１が出力しているア
ドレス線１０１上のアドレスがマルチプレクサ６で選択
され、メモリバスアドレス線７０１に出力される。主記
憶７からのデータはデータ線１０２を通してマイクロプ
ロセサ１に転送される。その後、アドレス線１０１上の
タグアドレスはアドレス加算器５によって１が加算され
アドレス加算器出力線５０１に出力される。キャッシュ
制御回路３はマルチプレクサ制御信号３０２によりアド
レス加算器出力線５０１がマルチプレクサ６により選択
され、主記憶７をアクセスする。主記憶７からのデータ
によりデータアレイ４は更新され、タグアドレス３はア
ドレス加算器出力線５０１上のタグアドレスにより更新
される。
場合、キャッシュ制御回路３は先ずマルチプレクサ制御
信号３０２によりマイクロプロセサ１が出力しているア
ドレス線１０１上のアドレスがマルチプレクサ６で選択
され、メモリバスアドレス線７０１に出力される。主記
憶７からのデータはデータ線１０２を通してマイクロプ
ロセサ１に転送される。その後、アドレス線１０１上の
タグアドレスはアドレス加算器５によって１が加算され
アドレス加算器出力線５０１に出力される。キャッシュ
制御回路３はマルチプレクサ制御信号３０２によりアド
レス加算器出力線５０１がマルチプレクサ６により選択
され、主記憶７をアクセスする。主記憶７からのデータ
によりデータアレイ４は更新され、タグアドレス３はア
ドレス加算器出力線５０１上のタグアドレスにより更新
される。
第２図は本発明の実施例２を示している。アドレスタグ
バラフチ８はプロセサの前サイクルでのアドレスタグを
保持しており現サイクルでヒツトした場合、前サイクル
のアドレスタグで示されるデータによりキャッシュを更
新する。
バラフチ８はプロセサの前サイクルでのアドレスタグを
保持しており現サイクルでヒツトした場合、前サイクル
のアドレスタグで示されるデータによりキャッシュを更
新する。
以上説明したように本発明はプロセサから要求されたデ
ータがキャッシュにヒツトした場合、前記データをプロ
セサへ転送した後、そのデータをキャッシュから追い出
し別のデータでキャッシュを更新することにより、大容
量のオンチップキャッシュを内蔵したプロセサの外部キ
ャッシュとしてプロセサのオンチップキャッシュと同程
度の容量のキャッシュメモリでもヒツト率の低下をおさ
えられる効果がある。
ータがキャッシュにヒツトした場合、前記データをプロ
セサへ転送した後、そのデータをキャッシュから追い出
し別のデータでキャッシュを更新することにより、大容
量のオンチップキャッシュを内蔵したプロセサの外部キ
ャッシュとしてプロセサのオンチップキャッシュと同程
度の容量のキャッシュメモリでもヒツト率の低下をおさ
えられる効果がある。
第１図は本発明の実施例１のブロック図、第２図は実施
例２のブロック図である。 １・・・・・・マイクロプロセサ、２・・・・・・タグ
アドレス７レイ、３・・・・・・キャッシュ制御回路、
４・・・・・・データアレイ、５・・・・・・アドレス
タグ加算器、６・・・・・・マルチプレクサ、７・・・
・・・主記憶、８・・・・・・アドレスタクハッファ、
１０１・・・・・・アドレス線、１０２・・・・・・デ
ータ線、２０１・・・・・・タグアドレスアレイ出力線
、３０１・・・・・・ヒツト信号、３０２・・・・・・
マルチプレクサ制御信号、３０３・・・・・・データア
レイ制御信号、５０１・・・・・・アドレスタグ加算器
出力線、７０１・・・・・・メモリバスアドレス線、８
０１・・・・・・アドレスタグバッファ出力線。 代理人 弁理士 内 原 晋
例２のブロック図である。 １・・・・・・マイクロプロセサ、２・・・・・・タグ
アドレス７レイ、３・・・・・・キャッシュ制御回路、
４・・・・・・データアレイ、５・・・・・・アドレス
タグ加算器、６・・・・・・マルチプレクサ、７・・・
・・・主記憶、８・・・・・・アドレスタクハッファ、
１０１・・・・・・アドレス線、１０２・・・・・・デ
ータ線、２０１・・・・・・タグアドレスアレイ出力線
、３０１・・・・・・ヒツト信号、３０２・・・・・・
マルチプレクサ制御信号、３０３・・・・・・データア
レイ制御信号、５０１・・・・・・アドレスタグ加算器
出力線、７０１・・・・・・メモリバスアドレス線、８
０１・・・・・・アドレスタグバッファ出力線。 代理人 弁理士 内 原 晋
Claims (1)
- プロセサから出力されたアドレスが一致した場合に前記
アドレスのデータをプロセサに転送した後、前記アドレ
スのデータを更新する制御を行なうキャッシュ制御回路
と、別のデータのアドレスを発生するためのアドレス発
生回路を有することを特徴とするキャッシュメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268601A JPH02114345A (ja) | 1988-10-24 | 1988-10-24 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63268601A JPH02114345A (ja) | 1988-10-24 | 1988-10-24 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02114345A true JPH02114345A (ja) | 1990-04-26 |
Family
ID=17460803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63268601A Pending JPH02114345A (ja) | 1988-10-24 | 1988-10-24 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02114345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388338B1 (ko) * | 1999-10-15 | 2003-06-25 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐시 메모리의 제어 방법, 컴퓨터 시스템, 하드 디스크드라이브 장치 및 하드 디스크 제어 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039427A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS5333022A (en) * | 1976-09-08 | 1978-03-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory hierarchy control system |
| JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
| JPS61241853A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | キヤツシユ・メモリ制御方式 |
-
1988
- 1988-10-24 JP JP63268601A patent/JPH02114345A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039427A (ja) * | 1973-08-10 | 1975-04-11 | ||
| JPS5333022A (en) * | 1976-09-08 | 1978-03-28 | Nippon Telegr & Teleph Corp <Ntt> | Memory hierarchy control system |
| JPS53134335A (en) * | 1977-04-28 | 1978-11-22 | Fujitsu Ltd | Memory control system |
| JPS61241853A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | キヤツシユ・メモリ制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388338B1 (ko) * | 1999-10-15 | 2003-06-25 | 인터내셔널 비지네스 머신즈 코포레이션 | 캐시 메모리의 제어 방법, 컴퓨터 시스템, 하드 디스크드라이브 장치 및 하드 디스크 제어 장치 |
| US6629200B1 (en) | 1999-10-15 | 2003-09-30 | International Business Machines Corporation | System and method for controlling cache memories, computer system, hard disk drive unit, and hard disk control unit |
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