JPS61240285A - 画像メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 複数ビットを１ワードとして、アクセス可能な画像メモ
リの制御回路に関するものである。

従来の技術 ラスク走査型グラフィック壷ディスプレイの機能と性能
は、ここ２〜３年の間に大きく向上し、表示分解能は５
１２Ｘ５１２画素から１０２４×１０２４画素以北にな
っている。ところが。

１０２４Ｘ１０２４画素の画面をリフレシュｅレ−）６
０Ｈｚで表示するには少なくとも２０ｎ！！の読み出し
サイクル時間が必要である。ところが。

ダイナミックＲＡＭのサイクル時間は速くて１５０ｎｓ
前後であるため、複数のＤ　Ｒ−Ａ−Ｍを並列にアクセ
スする構成を取らざるを得ない。

このため画像メモリの制御回路は、第７図に示すように
複数ビットを１ワードとしてアクセス可能な画像メモリ
１と、１ワードごとに画像メモリ１から読み出したデー
タをパラレルからシリアルに変換するシフトレジスター
３を用い画像データを読み出す。また書き込み動作は入
力端子１８から入力される外部の画像データがシフトレ
ジスタ３に１ワ一ド分入るごとに、１ワ一ド分画像メモ
リ１の内容を書き換える。（例えば、「実用メモリ・シ
ステムの設計ノウハウ」トランジスタ技術８６年１月号
、ＯＱ出版） 発明が解決しようとする問題点 このような従来の回路では、ビット単位ごとに画像メモ
リの内容を書き換えることができないため、よシ細かな
画像処理を行なうことが困難であった。

本発明はかかる点に鑑みてなされたもので、複数ビット
を１ワードとしてアクセス可能な画像メモリを、簡易な
構成でビット単位ごとに画像メモリの内容を書き換える
ことを可能にする画像メモリ制御回路を提供することを
目的としている。

問題点を解決するための手段 本発明は上記問題点を解決するため、複数ビットを１ワ
ードとしてアクセス可能な画像メモリと、前記画像メモ
リから読み出された１ワードの画像データをパラレルか
らシリアル変換する手段と、前記手段によってシリアル
に変換した画像データを循環させる手段と、前記手段に
よって循環しているデータと外部の画像データを必要と
する時に置き換える手段を用いて、ビット単位で画像メ
モリの内容を書き換えるものである。

作用 本発明はと記した構成によシ、複数ビットを１ワードと
してアクセス可能な画像メモリを、ビット単位で画像メ
モリの内容を書き換えることを可能にする。

実施例 第１図は本発明の画ｉメそり制御回路の一実施例を示す
ブロック図である。１は複数ビットを１ワードとしてア
クセス可能な画像メモリ、２は画像メモリ１とシフトレ
ジスター間の１ワードの双方向のデータバス、３は画像
メモリ１から読み出されたパラレルな１ワ一ド分の画像
データをシリアルな画像データに変換したシ、シフトレ
ジスターに入って来たシリアルな画像データをパラレル
な画像データに変換するシフトレジスター、４はシリア
ルに変換された画像デニタが出力されるシリアル出力端
子、５はシリアμに変換された画像データを循環させる
フィードバック線、６はシリアルに変換された画像デー
タが出力される出力端子、７は外部の画像データがシリ
アルに入力される入力端子、８はフィードバック線５か
らくる循環しているデータと、入力端子７からくる外部
の画像データの置き換え動作を行なう置き換え回路、９
は置き換え回路８を制御する置き換え回路制御信号、１
０は循環してきたシリアルな画像データが再びシフトレ
ジスター３に入るシリアル入力端子である。

次に画像メモリ１の内容を１ビット書き換える場合の動
作について説明する。

まず、書き換えようとする画像データ１ビツト　　　　
　　４が含まれる１ワードのデータを画像メモリ１から
シフトレジスター３へ読み出しラッチする。ラッチした
１ワ一ド分の画像データはシリアル出力端子４よ〕出力
され、フィードバック線６を通って置き換え回路８に入
ル装置き換え動作を行なわない時は置き換え回路８の出
力から出てきて、再びシフトレジスター３にもどシ、循
環が行なわれる。

しかし、フィードバック線５を通って置き換え回路８に
入ってくるデータが書き換えようとする画像データであ
る時には、置き換え回路制御信号を操作して、入力端子
７から入ってくる画像メモリ１に書き込もうとする外部
の画像データと、循環している画像データを置き換える
。

この操作によシ画像データが１ワ一ド分循環し終えた時
シフトレジスター３には１画像データが１ビツト変更さ
れた画像データ１ワード分が存在し、その画像データ１
ワード分を再び元の所に書き込むことで１画像メモリ１
の内容を省き換えることができる。

第２図は第１図のブロック図をよＪＡ体的に示した一例
で、この場合１ワードが８ビツトになっている。

シフトレジスター３にラッチされた画像データは、シフ
トレジスター３のシフトクロックに同期してシリアル出
力端子４から出力され、フィードバック線５を通って置
き換え回路８の中のフィードバックゲート１１に入力さ
れる。一方、外部の画像データは入力端子７よシ置き換
え回路８の中の入力データゲート１２に入力される。こ
のときこの外部の画像データを指定するアドレスの下位
３ビツト（ム０．ム１　、ム２）１５はコンパレーター
１３に入力されている。このコンパレーター１３のもう
一方の入力はシフトクロックをカウントするカウンター
１４の出力が入力されている。

このコンパレーター１３の動作を第３図を用いて説明す
る。

第３図において、画像データ１ワード中のパラレ／Ｌ／
１シリアル変換される順から数えて３番目のビットデー
タを書き換える場合を考える。

（ＳＬ）　ａシフトレジスター３に入力されるシフトク
ロックで、このクロックに同期してレジスタ中の画像デ
ータがシフトされ、１ビツトずつフィードバックゲート
１１に画像データが送られる。このシフトクロックはカ
ウンター１４でカウントされていて、そのカウント値の
変化する様子を示したのが（ｂ）である。画像データに
対するアドレスはさきに述べた順に割シ当てると、下位
３ビツトのアドレスは、１番目のデータはアドレスｃム
２　。

ム７．ム、）＝　（ｏ、ｏ、ｏ）、２番目のデータはア
ドレス（ム２．ム１．ムｏ）＝（０，ｏ、１）。

・・・・・・、８番目のデータはアドレスＣム２．ム、
。

人。）＝（１，１，１）　　となる。この場合３番目の
データを書き換えるのでアドレスは（ム２．ム、。

ムｏ）＝（０，１，０）となる。第３図かられかる様に
、カウンタ値が２となるとき、このアドレス値と一致し
ているために、コンパレーター１３の出力ＬＯＯＰがＬ
ｏｗとなる。

このコンパレーター１３の出力ＬＯＯＰを置き換え回路
８の制御信号９として用いることで、第２図のフィード
バックゲート１１は、変更する３番目のビットデータが
来たときには閉じられ、入力データゲート１２が開かれ
て１画像メモリ１に書き込もうとする外部の画像データ
がシフトレジスター３に入力されて、後は前に述べた動
作で画像メモリ１の内容をデータ１ビット分書き換える
ことができる。

第４図は第２図で２つゲートを用いた代シに。

マルチプレクサ−１６を用いた例でアル。

第５図は画像データ１ワード中の数ビットのデータを書
き換える場合を考えた実施例である。

第６図において、データ用ＦＩＦＯ１６には画像メモリ
１に新たに書き込もうとする外部の画像データ１ワード
中の数ビットが外部から入力される。

またその数ビットの画像データに対応するアドレス値が
アドレス用ＦＩＦＯ１７に入力される。この２つのＦＩ
ＦＯを用いて行なう複数ビットの画像データの書き換え
動作について、第６図を用いて説明する。

（ｄ）はシフトレジスターに入力されるシフトクロック
で、このクロックに同期してレジスタ中の画像データが
シフトされる。（６）はシフトクロック（＋１）に同期
して循環している画像データ、（ｆ）はシフトクロック
（＋１）をカウントするカウンターのカウンター値であ
る。

この場合、第３図の説明の所で述べた順で、１ワード８
ビツトの画像データのうち、３番目のデータから６番目
のデータを書き換える場合を考える。（ｇ）はデータ用
Ｆ工ＦＯ１６の出力状態を示している。このデータ用Ｆ
ＩＦＯ１６にはあらかじめ、４番目のデータから６番目
のデータを外部から入力しておき、アドレス用ＦＩＦＯ
１７１’２：はこのデータに対応するアドレス値（ム０
９人１゜人０）を入力しである。それぞれのＦＩＦＯの
出力は初め、１番初めに入力されたデータを出力するの
で、第６図に示す値になっている。

そして、カウンター１４の値が２になった時に初めてカ
ウンター値と、アドレス用ＦＩＦＯの出力が一致して、
コンパレーターの出力ＬＯＯＰ＝ＬＯＷとなシ、第２図
の説明で述べたように、循環する画像データとデータ用
ＦＩＦＯから出力される外部の画像データを置き換える
。またコンパレーターの出力ＬＯＯＰは、ＦＩＦＯシフ
ト制御器１８に入力されておｆｉ、ＬＯＯＰの値がＬＯ
Ｗの時は、データ用ＦＩＦＯとアドレス値ＦＩＦＯのシ
フト操作を行ない、それぞれ現在出力しているデータの
次に入力されたデータが出力される。

そして、それぞれのＦＩＦＯに入力された最後のデータ
（この場合は６）が出力された後は、シフト操作は行な
われない。以上述べたＦＩＦＯの制御は、第５図中のＦ
ＩＦＯ制御器１８で行なう。

このほか、画像データ１ワード中の数ビットのデータを
書き換える方法として、外部の画像データと循環してい
る画像データを置き換える時を示す第６図のＬＯＯＰに
相当する制御信号を有効期間を示す信号として置き換え
ようとする外部の画１　　　　　　　像データに同期し
て送出することで行なうことも可能である。

また本発明の画像メモリ制御回路は、画像メモリ１を複
数枚持つ多階調のビットプレーンの画像メモリにも利用
できる。

発明の効果 以上述べたように１本発明によれば、簡易な回路によシ
、細かな画像メモリ制御ができ１画像処理にきわめて有
用である。

【図面の簡単な説明】

第１図は本発明の一実施例における画像メモリ制御回路
を示すブロック図、第２図、第４図および第６図は本発
明の他の実施例の画像メモリ制御回路を示すブロック図
、第３図は第２図の動作を示すタイムチャート、第６図
は第６図の動作を示すタイムチャート、第７図は従来の
画像メモリ制御回路を示すブロック図である。 １・・・・・・画像メモリ、３・・・・・・シフトレジ
スター、７・・・・・・入力端子、８・・・・・・置き
換え回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１１
Ｅ２図 第１図 第３図 第４図 第５図 第６図 θ′）５ｉ

Claims (3)

【特許請求の範囲】
1. （１）複数ビットを１ワードとしてアクセス可能な画像
   メモリと、前記画像メモリから読み出された１ワードの
   画像データをパラレルからシリアルに変換する手段と、
   前記手段によってシリアルに変換した画像データを循環
   させる循環手段と、前記循環手段によって循環している
   データと外部の画像データを置き換える手段とを具備し
   、ビット単位で前記画像メモリの内容を書き換えること
   を特徴とする画像メモリ制御回路。
2. （２）置き換え手段は、外部の画像データが通る入力デ
   ータゲートの出力と、循環する画像データが通るフィー
   ドバックゲートの出力を結げ、前記２つのゲートの出力
   を制御する手段を用いて行なうことを特徴とする特許請
   求の範囲第１項記載の画像メモリ制御回路。
3. （３）置き換え手段は、外部の画像データが通るデータ
   線と、循環する画像データが通るデータ線をマルチプレ
   クサの入力に結ぎ、前記２つのデータ線の切換えを制御
   する手段を用いて行なうことを特徴とする特許請求の範
   囲第１項記載の画像メモリ制御回路。