JPS61240280A - パタ−ン形成法 - Google Patents

パタ−ン形成法

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Publication number
JPS61240280A
JPS61240280A JP60082811A JP8281185A JPS61240280A JP S61240280 A JPS61240280 A JP S61240280A JP 60082811 A JP60082811 A JP 60082811A JP 8281185 A JP8281185 A JP 8281185A JP S61240280 A JPS61240280 A JP S61240280A
Authority
JP
Japan
Prior art keywords
pattern
mask
precision
wiring
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60082811A
Other languages
English (en)
Inventor
北広 勇
修司 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP60082811A priority Critical patent/JPS61240280A/ja
Publication of JPS61240280A publication Critical patent/JPS61240280A/ja
Pending legal-status Critical Current

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Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Liquid Crystal (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大型基板(例えば30cm角))、の高精度パ
ターン形成法に関するもので、特に外周辺はパターンの
繰り返しで構成される大画面ディスプレイ、例えばマト
リックス駆動の液晶やICLディスプレイのパターン形
成法に関するものである。
従来の技術 大型・高精度パターンを必要とする代表的なものに、液
晶ディスプレイがある。特に最近では解像度の向上とコ
ントラスト改善のためアクティブ・マトリックス型が開
発されている。但し、現状ではせいぜい対角線が3イン
チと小さいものなので。
LSIプロセスの機器とマスクを用いてパターン形成す
ることが出来る。
第3図人、Bにアクティブ・マトリックス型でトランジ
スタをスイッチングに用いた場合のメタル配線パターン
の代表例を示した。第3図人において、31は信号ライ
ンの電極端子、32は信号ライン配線、33は絵素部へ
の配線ライン、34はゲートラインの電極端子、36は
ゲートライン配線である。第°3図人の点線の丸で囲ん
だ部分を拡大したものが第3図Bで、第3図人と同一箇
所には同一番号を付した。第3図Bはトランジスタの電
極配線部を示しており、36はゲート長。
37はゲート幅である。図ではゲートライン配線35ム
と35Bは切れているが1.最終的にはクロスアンダ−
配線で交差して相互に接続されているものである。
前述のごとく、せいぜい3インチ対角線長の液晶ディス
プレイは第3図に示すパターンのマスクをLSIマスク
と同じ手法で製作し、一括露光で充分に作ることが出来
る。
発明が解決しようとする問題点 このような従来法では、基板サイズが大きくなった場合
、対応できなくなる。即ち、LSIと同じ手法でマスク
を製作するとすれば、せいぜい6インチ角までの基板し
か出来ない。一方、グリント基板等に用いるマスクでは
精度が悪くてトランジスタを形成することが出来ない。
第3図において1例えば絵素が300μm角とすると外
周部の電極端子31.32のピッチは絵素ピッチと同じ
く3ooμmで良いため、あまシ精度を必要とはしない
。それに対し、内部のトランジスタを含む領域では第3
図Bに示すゲート長は通常10μm程度、ゲート幅は1
00μm〜SOOμmで外周部に比べ、2桁以りの高精
度パターン形成が必要となる。
今後、液晶ディスプレイ、ICL等がますます大画面化
してゆくことを考えると轟然対応しきれなくなる。
本発明はこのような問題を解決するもので1通常のLS
Iプロセスに用いるマスクと同様の技術でマスクを製作
することが出来、かつLSIと同程度の高精度パターン
を大面積の基板上に形成することが出来る方法を提供す
ることを目的とする。
問題点を解決するための手段 この問題点を解決するために本発明は1周辺部の粗いパ
ターンと内部のファインパターンを別々のマスクで形成
しようするものである。さらに内部は繰シ返しパターン
であるため、その部分を分割してステップ露光するよう
にし、さらにそのパターンの継ぎ目に余裕を持たせるた
め分割パターンの一方は広く、他方は狭くして重なシ精
度の自由度を大きくしたものである。
作用 この構成によシ、外周部の電極配線は比較的精度を必要
としないマスクで一括露光し、内部の高精度パターンは
ブロック・マスクとしてLSI並の精度を有するマスク
を製作してブロック露光することにより、パターン精度
、トータルピッチ誤差等に全く問題ないパターン形成が
出来ることになる。
実施例 第2図ム、Bは本発明の一実施例によるパターン形成法
に用いるマスクの平面図で、アクティブ・マトリックス
型の液晶パネルのメタル電極配線パターン用マスクの一
例である。
第2図ムは周辺露光用マスクの部分図、第2図Bは内部
ブロック露光用マスクである。
第2図において、1はガラス板、2は電極端子。
3は電極端子2と内部配線の接続部、4はブロック露光
用マスクのガラス板、5はファインパターンである。
また、第1図は本発明のマスクを用いて露光する状態を
示す図である。第1図において21は基板、22は金属
層で、一般に蒸着によシ形成され。
レジスト・マスク形成後エツチングされて電極配線パタ
ーンとなるものである。23はホトレジスト、24はマ
スク、26は1ステツプ前て露光した時の第1のマスク
位置で、その後筒2のマスク位置26迄ステツプ移動し
たものである。
第1のマスク位置26と第2のマスク位置26の重な多
位置で切れ目なく配線パターンが接続されることになっ
ている。
第2図に示すように1周辺は全周が1枚のマスクで露光
されるが、この時使用するマスクはそれ程高精度を必要
とせず大面積用を容易に作ることが出来る。また内部は
第1図Bに示すように必要ならばLSI用のマスクプロ
セスで作れば良く、その大きさも任意で良い。
工程としては図示してないが、まず基板上にホトレジス
トを塗布し周辺部の電極端子部のみ一括露光する。次に
第2図に示すようにステップ移動しながら内部の高精度
パターンを露光してゆけばよい。
ネガレジスト使用の場合は同一レジスト、2回露光が出
来るがポジレジストの場合は工程ステップを一部変更す
る必要がある。勿論、外周部のパターンのエツチング塩
すすめて再度レジスト塗布から繰シかえして内部の高精
度パターンを形成しても良い。
発明の効果 以りのように本発明によれば1周辺部は比較的精度を要
しないため、マスク製作費は極めて安い。
また、内部の高精度パターンの部分はブロックに分けた
ためLSI用マスクプロセスがそのまま使用でき、パタ
ーン形成において高精度が維持できる。
【図面の簡単な説明】
第1図は本発明のパターン形成法における露光法の一例
を示す説明図、第2図ム、Bは本発明の一実施例のパタ
ーン形成に用いるホトマスクを示す概略図、第3図人、
Bは従来のパターン形成法を示す概略図である。 づ 21・・・・・・基板、22・・・・・・金属層、23
・・・・・・ホトレジスト、24・・・・・・マスク、
26・・・・・・第1のマスク位置、26・・・・・・
第2のマスク位置。 第 1 図 第2図 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)基板周辺の粗い外部リード引き出し用電極を形成
    するためのパターンは一括露光で行い、内部の高密度・
    高精細度パターンは分割されたパターンを繰りかえし露
    光して形成することを特徴とするパターン形成法。
  2. (2)分割されたパターンの接続部は一方が他方より太
    くなっていることを特徴とする特許請求の範囲第1項記
    載のパターン形成法。
JP60082811A 1985-04-18 1985-04-18 パタ−ン形成法 Pending JPS61240280A (ja)

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JP60082811A JPS61240280A (ja) 1985-04-18 1985-04-18 パタ−ン形成法

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JP60082811A JPS61240280A (ja) 1985-04-18 1985-04-18 パタ−ン形成法

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JPS61240280A true JPS61240280A (ja) 1986-10-25

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JP60082811A Pending JPS61240280A (ja) 1985-04-18 1985-04-18 パタ−ン形成法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288422A (ja) * 1985-06-15 1986-12-18 Sony Corp 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56125830A (en) * 1980-03-07 1981-10-02 Hitachi Ltd Uniform exposure patterning method in electron beam patterning device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56125830A (en) * 1980-03-07 1981-10-02 Hitachi Ltd Uniform exposure patterning method in electron beam patterning device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288422A (ja) * 1985-06-15 1986-12-18 Sony Corp 半導体装置

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