JPS61249076A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JPS61249076A JPS61249076A JP60091448A JP9144885A JPS61249076A JP S61249076 A JPS61249076 A JP S61249076A JP 60091448 A JP60091448 A JP 60091448A JP 9144885 A JP9144885 A JP 9144885A JP S61249076 A JPS61249076 A JP S61249076A
- Authority
- JP
- Japan
- Prior art keywords
- display device
- matrix type
- gate electrode
- type display
- active element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は例えば薄膜トランジスタを用いたマトリクス
型表示装置に関するものである。
型表示装置に関するものである。
第５図および第６図は一般的な薄膜トランジスタ（以下
、ＴＰＴと称する）アレイの画素の構成およびマトリク
ス盤液晶表示装置の構成を示すものである。これらの図
において、１はゲート電極線、２はソース電極線、３は
ドレイン電極、４はＴＰＴ、５は表示電極、６は表示材
料、７はＴＦＴアレイ、８はＴＦＴアレイ基板、９は対
向電極基板、ｌＯは対向電極、１１はマトリクス型表示
装置を各々示している。
、ＴＰＴと称する）アレイの画素の構成およびマトリク
ス盤液晶表示装置の構成を示すものである。これらの図
において、１はゲート電極線、２はソース電極線、３は
ドレイン電極、４はＴＰＴ、５は表示電極、６は表示材
料、７はＴＦＴアレイ、８はＴＦＴアレイ基板、９は対
向電極基板、ｌＯは対向電極、１１はマトリクス型表示
装置を各々示している。
ＴＦＴアレイ７は１．複数のゲート電極線１とこれらの
ゲート電極線１と立体又差するソース電極線２よりなる
マトリクス屋配線を有し、その交点に、ＴＰＴ４等の電
圧−電流特性が非線形な特性を有する能動素子や表示電
極５等が形成された画素の集積によシ構成されている。
ゲート電極線１と立体又差するソース電極線２よりなる
マトリクス屋配線を有し、その交点に、ＴＰＴ４等の電
圧−電流特性が非線形な特性を有する能動素子や表示電
極５等が形成された画素の集積によシ構成されている。
また、マトリクス型表示装置１１は、ＴＰＴアレイ７を
形成するＴＦＴアレイ基板８とこれに対向する透明電極
等の対向電極１０を有する対向電極基板９およびこの両
基板８，９間に液晶等の表示部材６が挾持されて構成さ
れている。
形成するＴＦＴアレイ基板８とこれに対向する透明電極
等の対向電極１０を有する対向電極基板９およびこの両
基板８，９間に液晶等の表示部材６が挾持されて構成さ
れている。
第７図および第８図は従来のＴＰＴアレイ画素における
ＴＦＴ４の構成を示し、第８図は第７図のｘ −ｘ’線
断面図である。これらの図において、１〜８は第５図お
よび第６因と同様な部分を示すため同一符号を付してそ
の説明を省略する。１２゜１３はそれぞれアモルファス
シリコン（以下、ａ−８ｔと称する）７およびａ−８ｉ
（ｉ）、１４はゲート絶縁膜、１５はゲート電極を示し
ている。
ＴＦＴ４の構成を示し、第８図は第７図のｘ −ｘ’線
断面図である。これらの図において、１〜８は第５図お
よび第６因と同様な部分を示すため同一符号を付してそ
の説明を省略する。１２゜１３はそれぞれアモルファス
シリコン（以下、ａ−８ｔと称する）７およびａ−８ｉ
（ｉ）、１４はゲート絶縁膜、１５はゲート電極を示し
ている。
ＴＰＴアレイ７はガラス等よ、ＨるＴＦＴアレイ基板８
の表面に、例えばＩＴＯ等の透明導電膜およびリン（Ｐ
）等の半導体不純物をドーピングしたａ −８ｔ（ｎ）
１２を連続的に成膜した後、写真製版法等で所望形状
のソース電極線２および一体に形成されたドレイン電極
３と表示電極５を形成し、引き続きプラズマＣＶＤ法等
で例えば半導体不純物をドープしないａ −８ｔ（ｉ）
１３およびＳｉＮ等のゲート絶縁膜１４を連続的に成
膜した後、とのａ −８ｉ （ｉ） １３お工びゲート
絶縁膜１４を写真製版法等で所望形状にパターンニング
する。その後、例えばＭ等を蒸着法等で成膜し、写真製
版法等で所望形状にノぐターノニングし、ゲート電極線
１を形成してＴＰＴアレイ７が完成する。
の表面に、例えばＩＴＯ等の透明導電膜およびリン（Ｐ
）等の半導体不純物をドーピングしたａ −８ｔ（ｎ）
１２を連続的に成膜した後、写真製版法等で所望形状
のソース電極線２および一体に形成されたドレイン電極
３と表示電極５を形成し、引き続きプラズマＣＶＤ法等
で例えば半導体不純物をドープしないａ −８ｔ（ｉ）
１３およびＳｉＮ等のゲート絶縁膜１４を連続的に成
膜した後、とのａ −８ｉ （ｉ） １３お工びゲート
絶縁膜１４を写真製版法等で所望形状にパターンニング
する。その後、例えばＭ等を蒸着法等で成膜し、写真製
版法等で所望形状にノぐターノニングし、ゲート電極線
１を形成してＴＰＴアレイ７が完成する。
そしてマトリクス呈表示装［１１は、前記ＴＦＴアレイ
７を用い、これと対向する透明導電膜等よりなる対向電
極１０を有する対向電極基板９との間に液晶等の表示部
材６を挾持して形成されるものである。
７を用い、これと対向する透明導電膜等よりなる対向電
極１０を有する対向電極基板９との間に液晶等の表示部
材６を挾持して形成されるものである。
マトリクス型表示装置１１は例えば画像表示等に用いら
れる関係から、第５図および第７図にポロ した単位画素の大きさは５０μｍ （ミクロンメートル
）から１％０（ミ！ｊメートル）程度以下に制約され、
またこの画素の必要数は表示装置の用途あるいは画面サ
イズ等に依存するが通常数千ないし数百万個が必要であ
る。
れる関係から、第５図および第７図にポロ した単位画素の大きさは５０μｍ （ミクロンメートル
）から１％０（ミ！ｊメートル）程度以下に制約され、
またこの画素の必要数は表示装置の用途あるいは画面サ
イズ等に依存するが通常数千ないし数百万個が必要であ
る。
また、この種のマトリクスを表示装置１１に用いられる
ＴＦＴマレイアの画素には、前述したように通常−個の
画素に一個以上のＴＰＴ４等の能動素子が形成されてお
シ、マトリクス型表示装置１１の表示性能を決定する画
素の開口率を向上させるためには、このＴＰＴ４等の能
動素子を可能な限シ小面積に形成することが肝要であり
、このため前記ＴＰＴアレイ７の各構成要素のｉＲター
ンニングは高解像度のリソグラフィー技術等が必要であ
る。またマトリクス凰表示素子の大型化、高解像度化の
要求に伴って更に高度な解像度、位置合せ精度を達成す
るリソグラフィー技術およびその達成手段が必要である
。
ＴＦＴマレイアの画素には、前述したように通常−個の
画素に一個以上のＴＰＴ４等の能動素子が形成されてお
シ、マトリクス型表示装置１１の表示性能を決定する画
素の開口率を向上させるためには、このＴＰＴ４等の能
動素子を可能な限シ小面積に形成することが肝要であり
、このため前記ＴＰＴアレイ７の各構成要素のｉＲター
ンニングは高解像度のリソグラフィー技術等が必要であ
る。またマトリクス凰表示素子の大型化、高解像度化の
要求に伴って更に高度な解像度、位置合せ精度を達成す
るリソグラフィー技術およびその達成手段が必要である
。
第７図等に示した従来のＴＰＴアレイ７ではすべてＴＦ
Ｔ４が、マトリクス状に配列されたゲート電極線１およ
びソース電極線２に対し直角または平行に形成されてお
υ、このためＴＦ’Ｔ４の、ゲート電極線１、ソース電
極線２等の各構成要素の特に位置合せ精度の許容幅が小
さく、チャネル長の小さい、またはチャネル幅の大きい
ＴＦＴ４の形成が困難であると共に、ＴＦＴ４の専有面
積が大きく開口率が小さくなってしまっていた。従って
マトリクス型表示装置１１の実効的な開口率が小さくな
シ、表示性能の良好なマトリクス型表示装置を安定して
製造することが困難である等の問題点を有していた。
Ｔ４が、マトリクス状に配列されたゲート電極線１およ
びソース電極線２に対し直角または平行に形成されてお
υ、このためＴＦ’Ｔ４の、ゲート電極線１、ソース電
極線２等の各構成要素の特に位置合せ精度の許容幅が小
さく、チャネル長の小さい、またはチャネル幅の大きい
ＴＦＴ４の形成が困難であると共に、ＴＦＴ４の専有面
積が大きく開口率が小さくなってしまっていた。従って
マトリクス型表示装置１１の実効的な開口率が小さくな
シ、表示性能の良好なマトリクス型表示装置を安定して
製造することが困難である等の問題点を有していた。
この発明は上記の問題点を解決するためになされたもの
で、表示性能が良好でかつ安定して製造が行えるマトリ
クス型表示装置を得ることを目的とする。
で、表示性能が良好でかつ安定して製造が行えるマトリ
クス型表示装置を得ることを目的とする。
この発明に係るマトリクス製表示装置は、表示電極のコ
ーナ部でかつゲート電極線およびソース電極線に対して
斜め方向となるように能動素子を形成したものである。
ーナ部でかつゲート電極線およびソース電極線に対して
斜め方向となるように能動素子を形成したものである。
この発明のマトリクス型表示装置においては、能動素子
が表示電極のコーナ部に斜め方向となるよう形成されて
・いるため、ゲート電極とソース。
が表示電極のコーナ部に斜め方向となるよう形成されて
・いるため、ゲート電極とソース。
ドレイン電極との単位チャネル長当りの重ね合せ許容度
が拡大され、また実効的な開口率が向上する。
が拡大され、また実効的な開口率が向上する。
第１図および第２図はこの発明によるマトリクス表示装
置の能動素子アレイであるＴＦＴアレイ画素の平面図お
よび第１図Ｘ−Ｘ線断面図である。
置の能動素子アレイであるＴＦＴアレイ画素の平面図お
よび第１図Ｘ−Ｘ線断面図である。
このＴＦＴアレイ７ａは、ガラス等よりなるＴＰＴアレ
イ基板８の表面に、ＩＴＯ等の透明導電膜およびリン（
Ｐ）等の半導体不純物をドーピングしたａ−８Ｌ（ロ）
１２を連続的に成膜し、しかる後写真製版法等によシ能
動素子であるＴＰＴ４ｍの能動領域となるチャネルの形
成方向がゲート電極ａｌＫ対し４５°±３０°の角度範
囲斜めに形成されるように構成したソース電極線２およ
びドレイン電極３と表示電極５が一体に形成されるマス
クを用いてパターンを形成する。そして、プラズマＣＶ
Ｄ法等で半導体不純物をドープしない真性のａ −８ｉ
（ｉ）１３およびＳｉＮ等のゲート絶縁膜１４を連続的
に成膜した後、写真製版法等で、先に形成したソース電
極＠２およびドレイン電極３に同方向へこれらが重畳す
るように形成する。その後Ｍ等を蒸着法等で成膜し、写
真製版法等で、前記ａ −８ｔ（ｉ）１３およびゲート
絶縁膜１４の場合と同様に形成して完成するものである
。
イ基板８の表面に、ＩＴＯ等の透明導電膜およびリン（
Ｐ）等の半導体不純物をドーピングしたａ−８Ｌ（ロ）
１２を連続的に成膜し、しかる後写真製版法等によシ能
動素子であるＴＰＴ４ｍの能動領域となるチャネルの形
成方向がゲート電極ａｌＫ対し４５°±３０°の角度範
囲斜めに形成されるように構成したソース電極線２およ
びドレイン電極３と表示電極５が一体に形成されるマス
クを用いてパターンを形成する。そして、プラズマＣＶ
Ｄ法等で半導体不純物をドープしない真性のａ −８ｉ
（ｉ）１３およびＳｉＮ等のゲート絶縁膜１４を連続的
に成膜した後、写真製版法等で、先に形成したソース電
極＠２およびドレイン電極３に同方向へこれらが重畳す
るように形成する。その後Ｍ等を蒸着法等で成膜し、写
真製版法等で、前記ａ −８ｔ（ｉ）１３およびゲート
絶縁膜１４の場合と同様に形成して完成するものである
。
また、上述したＴＦＴアレイ７ａの各構成要素の写真製
版、特に各構成要素間のマスク合せおよびその露光は次
の手順で実施することが高精度のマスク合せとして最も
効果的である。すなわち、先ず予め形成された構成要素
とマスク間の角度（のをレジスタマーク等を使用して整
合させた後にＸ軸（また社Ｙ軸）方向の整合を実施し、
次にＹ軸（またはＸ軸）方向の整合を行うか、またはこ
の繰シ返し操作によシ実施する方法であり、これが高精
度のマスク合せ方法として実用化されている。
版、特に各構成要素間のマスク合せおよびその露光は次
の手順で実施することが高精度のマスク合せとして最も
効果的である。すなわち、先ず予め形成された構成要素
とマスク間の角度（のをレジスタマーク等を使用して整
合させた後にＸ軸（また社Ｙ軸）方向の整合を実施し、
次にＹ軸（またはＸ軸）方向の整合を行うか、またはこ
の繰シ返し操作によシ実施する方法であり、これが高精
度のマスク合せ方法として実用化されている。
第３図線、ＴＰＴ４ａをゲート電極線１に対して４５°
の角度を持つよう形成した実施例、第４図はゲート電極
線１に対して１５°の角度に形成した他の実施例を示す
。これらの図に示すように、ＴＰＴ４ａのチャ、ネル長
ＯＡに設計し、Ｘ＠またはＹ軸方向は実際のマスク合せ
かずれた場合、Ｘ軸方向で祉にＢ＝ＯＢ−ＯＡ’、Ｙ軸
方向ではＡ′Ｃ＝ＯＣ−Ｏに相当量がマスク合せ許容量
として改善され、ＴＰＴ４ｍの歩留が改善される。な°
お、ＢＣはＴＰＴ４ｍのチャネル幅である。
の角度を持つよう形成した実施例、第４図はゲート電極
線１に対して１５°の角度に形成した他の実施例を示す
。これらの図に示すように、ＴＰＴ４ａのチャ、ネル長
ＯＡに設計し、Ｘ＠またはＹ軸方向は実際のマスク合せ
かずれた場合、Ｘ軸方向で祉にＢ＝ＯＢ−ＯＡ’、Ｙ軸
方向ではＡ′Ｃ＝ＯＣ−Ｏに相当量がマスク合せ許容量
として改善され、ＴＰＴ４ｍの歩留が改善される。な°
お、ＢＣはＴＰＴ４ｍのチャネル幅である。
またＴＰＴ４ｍはゲート電極線ＩＫ対して４５゜の角度
を有するよう斜めに形成した場合が最もマスク合せずれ
に対する許容量の増加が大きく、４５°±３０°の傾斜
角の範囲内で実用上の効果が得られる。
を有するよう斜めに形成した場合が最もマスク合せずれ
に対する許容量の増加が大きく、４５°±３０°の傾斜
角の範囲内で実用上の効果が得られる。
以上のようにこの発明のマトリクス型表示装置によれば
、能動素子アレイの表示電極のコーナ部に斜めに形成し
たので、能動素子アレイのマスク合せ許容度が改良され
て歩留が向上し、実効的な開口率の高い高性能なマトリ
クス型表示装置が安定して得られる効果がある。
、能動素子アレイの表示電極のコーナ部に斜めに形成し
たので、能動素子アレイのマスク合せ許容度が改良され
て歩留が向上し、実効的な開口率の高い高性能なマトリ
クス型表示装置が安定して得られる効果がある。
第１図はこの発明のマトリクス型表示装置における能動
素子アレイ画素の平面図、第２図は第１図Ｘ−Ｘ線断面
図、第３図は同マトリクス製表示装置の実施例を説明す
る図、第４図は同マトリクス表示装置の他の実施例を説
明する図、第５図は一般的な能動素子アレイ画素の構成
を示す図、第６図は一般的なマトリクス型表示装置の構
成を示す図、第７図は従来のマトリクスを表示装置にお
ける能動素子アレイ画素の平面図、第８図は第７図Ｘ−
Ｘ線断面２図である。 １・・・ゲート電極線、２・・・ソース電極線、４ａ・
・・薄膜トランジスタ、５−・・表示電極、６−・・表
示部材、７ａ・・・薄膜トランジスタアレイ、８・・・
薄膜トランジスタアレイ基板、９・・・対向電極基板、
１０・・・対向電極、１１・・・マトリクス型表示装置
。 なお、図中同一符号は同一または相当部分を示す。
素子アレイ画素の平面図、第２図は第１図Ｘ−Ｘ線断面
図、第３図は同マトリクス製表示装置の実施例を説明す
る図、第４図は同マトリクス表示装置の他の実施例を説
明する図、第５図は一般的な能動素子アレイ画素の構成
を示す図、第６図は一般的なマトリクス型表示装置の構
成を示す図、第７図は従来のマトリクスを表示装置にお
ける能動素子アレイ画素の平面図、第８図は第７図Ｘ−
Ｘ線断面２図である。 １・・・ゲート電極線、２・・・ソース電極線、４ａ・
・・薄膜トランジスタ、５−・・表示電極、６−・・表
示部材、７ａ・・・薄膜トランジスタアレイ、８・・・
薄膜トランジスタアレイ基板、９・・・対向電極基板、
１０・・・対向電極、１１・・・マトリクス型表示装置
。 なお、図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）複数のゲート電極線とこれらのゲート電極線と直
交する複数のソース電極線を有し、これら電極線の交点
に非線形特性を有する能動素子および表示電極等を設け
た能動素子アレイと、この能動素子アレイを形成する能
動素子アレイ基板と、この能動素子アレイ基板との間に
表示部材を挾持してなる対向電極を有する対向電極基板
とを備えたマトリクス型表示装置において、前記能動素
子を、前記表示電極のコーナ部でかつ前記ゲート電極線
およびソース電極線に対して斜め方向となるよう形成し
たことを特徴とするマトリクス型表示装置。 - （２）能動素子の形成される角度はゲート電極線または
ソース電極線に対して４５°±３０°の範囲であること
を特徴とする特許請求の範囲第１項記載のマトリクス型
表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091448A JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091448A JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249076A true JPS61249076A (ja) | 1986-11-06 |
| JPH073520B2 JPH073520B2 (ja) | 1995-01-18 |
Family
ID=14026642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091448A Expired - Lifetime JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073520B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205358A (ja) * | 1989-02-03 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレー基板 |
| JP2003045890A (ja) * | 2001-08-01 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1985
- 1985-04-26 JP JP60091448A patent/JPH073520B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02205358A (ja) * | 1989-02-03 | 1990-08-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレー基板 |
| JPH0828516B2 (ja) * | 1989-02-03 | 1996-03-21 | 松下電器産業株式会社 | 薄膜トランジスタアレー基板 |
| JP2003045890A (ja) * | 2001-08-01 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073520B2 (ja) | 1995-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7206048B2 (en) | Liquid crystal display and panel therefor | |
| US8334958B2 (en) | Liquid crystal display and thin film transistor array panel therefor | |
| EP1655632A1 (en) | Thin film transistor array panel | |
| JPH03148636A (ja) | アクティブマトリクス型液晶表示素子の製造方法 | |
| US6400427B1 (en) | Active matrix liquid crystal display device | |
| JPH05323365A (ja) | アクティブマトリックス液晶表示装置 | |
| US6335148B2 (en) | Method for manufacturing TFT LCD device | |
| JPS62265756A (ja) | 薄膜トランジスタマトリクス | |
| GB2172732A (en) | Liquid crystal display devices | |
| JPH09179141A (ja) | 液晶表示パネル | |
| TW569058B (en) | Array substrate for liquid crystal display element, array substrate for liquid crystal display element and method of manufacturing the same | |
| JP5513020B2 (ja) | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 | |
| KR100329210B1 (ko) | 액정표시장치의 제조방법 | |
| US20220206349A1 (en) | Display panel and device | |
| US7151279B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JPS61179486A (ja) | 半導体装置 | |
| JPS61249076A (ja) | マトリクス型表示装置 | |
| KR100626600B1 (ko) | 액정 표시 장치용 어레이 기판 및 그 제조 방법 | |
| JPH028821A (ja) | アクティブマトリックス基板 | |
| JPH01154124A (ja) | アクティブマトリックス基板 | |
| CN114935854B (zh) | 液晶显示面板及液晶显示装置 | |
| JPH03132626A (ja) | 半導体装置と半導体装置の製造方法 | |
| JP807H (ja) | マトリクス型表示装置 | |
| JPS61290491A (ja) | マトリクス型表示装置の製造方法 | |
| JPH0570155B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |