JPH073520B2 - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JPH073520B2 JPH073520B2 JP60091448A JP9144885A JPH073520B2 JP H073520 B2 JPH073520 B2 JP H073520B2 JP 60091448 A JP60091448 A JP 60091448A JP 9144885 A JP9144885 A JP 9144885A JP H073520 B2 JPH073520 B2 JP H073520B2
- Authority
- JP
- Japan
- Prior art keywords
- display device
- matrix type
- type display
- active element
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えば薄膜トランジスタを用いたマトリクス
型表示装置に関するものである。
型表示装置に関するものである。
第５図および第６図は一般的な薄膜トランジスタ（以
下、TFTと称する）アレイの画素の構成およびマトリク
ス型液晶表示装置の構成を示すものである。これらの図
において、１はゲート電極線、２はソース電極線、３は
ドレイン電極、４はTFT、５は表示電極、６は表示材
料、７はTFTアレイ、８はTFTアレイ基板、９は対向電極
基板、10は対向電極、11はマトリクス型表示装置を各々
示している。
下、TFTと称する）アレイの画素の構成およびマトリク
ス型液晶表示装置の構成を示すものである。これらの図
において、１はゲート電極線、２はソース電極線、３は
ドレイン電極、４はTFT、５は表示電極、６は表示材
料、７はTFTアレイ、８はTFTアレイ基板、９は対向電極
基板、10は対向電極、11はマトリクス型表示装置を各々
示している。
TFTアレイ７は、複数のゲート電極線１とこれらのゲー
ト電極線１と立体交差するソース電極線２よりなるマト
リクス型配線を有し、その交点に、TFT4等の電圧−電流
特性が非線形な特性を有する能動素子や表示電極５等が
形成された画素の集積により構成されている。
ト電極線１と立体交差するソース電極線２よりなるマト
リクス型配線を有し、その交点に、TFT4等の電圧−電流
特性が非線形な特性を有する能動素子や表示電極５等が
形成された画素の集積により構成されている。
また、マトリクス型表示装置11は、TFTアレイ７を形成
するTFTアレイ基板８とこれに対向する透明電極等の対
向電極10を有する対向電極基板９およびこの両基板8,9
間に液晶等の表示部材６が挾持されて構成されている。
するTFTアレイ基板８とこれに対向する透明電極等の対
向電極10を有する対向電極基板９およびこの両基板8,9
間に液晶等の表示部材６が挾持されて構成されている。
第７図および第８図は従来のTFTアレイ画素におけるTFT
4の構成を示し、第８図は第７図のＸ−Ｘ′線断面図で
ある。これらの図において、１〜８は第５図および第６
図と同様な部分を示すため同一符号を付してその説明を
省略する。12,13はそれぞれアモルフアスシリコン以
下、それぞれａ−Si（ｎ）およびａ−Si（ｉ）と称す
る）、14はゲート絶縁膜、15はゲート電極を示してい
る。
4の構成を示し、第８図は第７図のＸ−Ｘ′線断面図で
ある。これらの図において、１〜８は第５図および第６
図と同様な部分を示すため同一符号を付してその説明を
省略する。12,13はそれぞれアモルフアスシリコン以
下、それぞれａ−Si（ｎ）およびａ−Si（ｉ）と称す
る）、14はゲート絶縁膜、15はゲート電極を示してい
る。
TFTアレイ７はガラス等よりなるTFTアレイ基板８の表面
に、例えばITO等の透明導電膜およびリン（Ｐ）等の半
導体不純物をドーピングしたａ−Si（ｎ）12を連続的に
成膜した後、写真製版等で所望形状のソース電極線２お
よび一体に形成されたドレイン電極３と表示電極５を形
成し、引き続きプラズマCVD方等で例えば半導体不純物
をドープしないａ−Si（ｉ）13およびSiN等のゲート絶
縁膜14を連続的に成膜した後、このａ−Si（ｉ）13およ
びゲート絶縁膜14を写真製版法等で所望形状にパターン
ニングする。その後、例えばAl等を蒸着法等で成膜し、
写真製版法等で所望形状にパターンニングし、ゲート電
極線１を形成してTFTアレイ７が完成する。
に、例えばITO等の透明導電膜およびリン（Ｐ）等の半
導体不純物をドーピングしたａ−Si（ｎ）12を連続的に
成膜した後、写真製版等で所望形状のソース電極線２お
よび一体に形成されたドレイン電極３と表示電極５を形
成し、引き続きプラズマCVD方等で例えば半導体不純物
をドープしないａ−Si（ｉ）13およびSiN等のゲート絶
縁膜14を連続的に成膜した後、このａ−Si（ｉ）13およ
びゲート絶縁膜14を写真製版法等で所望形状にパターン
ニングする。その後、例えばAl等を蒸着法等で成膜し、
写真製版法等で所望形状にパターンニングし、ゲート電
極線１を形成してTFTアレイ７が完成する。
そしてマトリクス型表示装置11は、前記TFTアレイ７を
用い、これと対向する透明導電膜等よりなる対向電極10
を有する対向電極基板９との間に液晶等の表示部材６を
挾持して形成されるものである。
用い、これと対向する透明導電膜等よりなる対向電極10
を有する対向電極基板９との間に液晶等の表示部材６を
挾持して形成されるものである。
マトリクス型表示装置11は例えば画像表示等に用いられ
る関係から、第５図および第７図に示した単位画素の大
きさは50μｍ□（ミクロンメートル）から1m/m□（ミリ
メートル）程度以下に制約され、またこの画素の必要数
は表示装置の用途あるいは画面サイズ等に依存するが通
常数千ないし数百万個が必要である。
る関係から、第５図および第７図に示した単位画素の大
きさは50μｍ□（ミクロンメートル）から1m/m□（ミリ
メートル）程度以下に制約され、またこの画素の必要数
は表示装置の用途あるいは画面サイズ等に依存するが通
常数千ないし数百万個が必要である。
また、この種のマトリクス型表示装置11に用いられるTF
Tアレイ７の画素は、前述したように通常一個の画素に
一個以上のTFT4等の能動素子が形成されており、マトリ
クス型表示装置11の表示性能を決定する画素の開口率を
向上させるためには、このTFT4等の能動素子を可能な限
り小面積に形成することが肝要であり、このため前記TF
Tアレイ７の各構成要素のパターンニングは高解像度の
リングラフイー技術等が必要である。またマトリクス型
表示素子の大型化、高解像度化の要求に伴つて更に高度
な解像度、位置合せ制度を達成するリソグラフイー技術
およびその達成手段が必要である。
Tアレイ７の画素は、前述したように通常一個の画素に
一個以上のTFT4等の能動素子が形成されており、マトリ
クス型表示装置11の表示性能を決定する画素の開口率を
向上させるためには、このTFT4等の能動素子を可能な限
り小面積に形成することが肝要であり、このため前記TF
Tアレイ７の各構成要素のパターンニングは高解像度の
リングラフイー技術等が必要である。またマトリクス型
表示素子の大型化、高解像度化の要求に伴つて更に高度
な解像度、位置合せ制度を達成するリソグラフイー技術
およびその達成手段が必要である。
第７図等に示した従来のTFTアレイ７ではすべてTFT4
が、マトリクス状に配列されたゲート電極線１およびソ
ース電極線２に対し直角または平行に形成されており、
このためTFT4の、ゲート電極線１、ソース電極線２の各
構成要素の特に位置合せ制度の許容幅が小さく、チヤネ
ル長の小さい、またはチヤネル幅の大きいTFT4の形成が
困難であると共に、TFT4の専有面積が大きく開口率が小
さくなつてしまつていた。従つてマトリクス型表示装置
11の実効的な開口率が小さくなり、表示性能の良好なマ
トリクス型表示装置を安定して製造することが困難であ
る等の問題点を有していた。
が、マトリクス状に配列されたゲート電極線１およびソ
ース電極線２に対し直角または平行に形成されており、
このためTFT4の、ゲート電極線１、ソース電極線２の各
構成要素の特に位置合せ制度の許容幅が小さく、チヤネ
ル長の小さい、またはチヤネル幅の大きいTFT4の形成が
困難であると共に、TFT4の専有面積が大きく開口率が小
さくなつてしまつていた。従つてマトリクス型表示装置
11の実効的な開口率が小さくなり、表示性能の良好なマ
トリクス型表示装置を安定して製造することが困難であ
る等の問題点を有していた。
この発明は上記の問題点を解決するためになされたもの
で、表示性能が良好でかつ安定して製造が行えるマトリ
クス型表示装置を得ることを目的とする。
で、表示性能が良好でかつ安定して製造が行えるマトリ
クス型表示装置を得ることを目的とする。
この発明に係るマトリクス型表示装置は、表示電極のコ
ーナ部でかつゲート電極線およびソース電極線に対して
斜め方向となるように能動素子を形成したものである。
ーナ部でかつゲート電極線およびソース電極線に対して
斜め方向となるように能動素子を形成したものである。
この発明のマトリクス型表示装置においては、能動素子
が表示電極のコーナ部に斜め方向となるよう形成されて
いるため、ゲート電極とソース，ドレイン電極との単位
チヤネル長当りの重ね合せ許容度が拡大され、また実効
的な開口率が向上する。
が表示電極のコーナ部に斜め方向となるよう形成されて
いるため、ゲート電極とソース，ドレイン電極との単位
チヤネル長当りの重ね合せ許容度が拡大され、また実効
的な開口率が向上する。
第１図および第２図はこの発明によるマトリクス表示装
置の能動素子アレイであるTFTアレイ画素の平面図およ
び第１図Ｘ−Ｘ′線断面図である。このTFTアレイ7a
は、ガラス等よりなるTFTアレイ基板８の表面に、ITO等
の透明導電膜およびリン（Ｐ）等の半導体不純物をドー
ピングしたａ−Si（ｎ）12を連続的に成膜し、しかる後
写真製版法等により能動素子であるTFT4aの能動領域と
なるチヤネルの形成方向がゲート電極線１に対し45゜±
30゜の角度の範囲で斜めに形成されるように構成したソ
ース電極線２およびドレイン電極３と表示電極５が一体
に形成されるマスクを用いてパターンを形成する。そし
て、プラズマCVD法等で半導体不純物をドープしない真
性のａ−Si（ｉ）13およびSiN等のゲート絶縁膜14を連
続的に成膜した後、写真製版法等で、先に形成したソー
ス電極線２およびドレイン電極３と同方向へこれらが重
畳するように形成する。その後Al等を蒸着法等で成膜
し、写真製版法等で、前記ａ−Si（ｉ）13およびゲート
絶縁膜14の場合と同様に形成して完成するものである。
置の能動素子アレイであるTFTアレイ画素の平面図およ
び第１図Ｘ−Ｘ′線断面図である。このTFTアレイ7a
は、ガラス等よりなるTFTアレイ基板８の表面に、ITO等
の透明導電膜およびリン（Ｐ）等の半導体不純物をドー
ピングしたａ−Si（ｎ）12を連続的に成膜し、しかる後
写真製版法等により能動素子であるTFT4aの能動領域と
なるチヤネルの形成方向がゲート電極線１に対し45゜±
30゜の角度の範囲で斜めに形成されるように構成したソ
ース電極線２およびドレイン電極３と表示電極５が一体
に形成されるマスクを用いてパターンを形成する。そし
て、プラズマCVD法等で半導体不純物をドープしない真
性のａ−Si（ｉ）13およびSiN等のゲート絶縁膜14を連
続的に成膜した後、写真製版法等で、先に形成したソー
ス電極線２およびドレイン電極３と同方向へこれらが重
畳するように形成する。その後Al等を蒸着法等で成膜
し、写真製版法等で、前記ａ−Si（ｉ）13およびゲート
絶縁膜14の場合と同様に形成して完成するものである。
また、上述したTFTアレイ7aの各構成要素の写真製版、
特に各構成要素間のマスク合せおよびその露光は次の手
順で実施することが高精度のマスク合せとして最も効果
的である。すなわち、先ず予め形成された構成要素とマ
スク間の角度（θ）をレジスタマーク等を使用して整合
させた後にＸ軸（またはＹ軸）方向の整合を実施し、次
にＹ軸（またはＸ軸）方向の整合を行うか、またはこの
繰り返し操作により実施する方法であり、これが高精度
のマスク合せ方法として実用化されている。
特に各構成要素間のマスク合せおよびその露光は次の手
順で実施することが高精度のマスク合せとして最も効果
的である。すなわち、先ず予め形成された構成要素とマ
スク間の角度（θ）をレジスタマーク等を使用して整合
させた後にＸ軸（またはＹ軸）方向の整合を実施し、次
にＹ軸（またはＸ軸）方向の整合を行うか、またはこの
繰り返し操作により実施する方法であり、これが高精度
のマスク合せ方法として実用化されている。
第３図は、TFT4aをゲート電極線１に対して45゜の角度
を持つように形成した実施例、第４図はゲート電極線１
に対して15゜の角度に形成した他の実施例を示す。これ
らの図に示すように、TFT4aのチヤネル長を0Aに設計
し、Ｘ軸またはＹ軸方向に実際のマスク合せがずれた場
合、Ｘ軸方向ではＡ′Ｂ＝OB−OA′、Ｙ軸方向ではＡ′
Ｃ＝OC−OA′相当量がマスク合せ許容量として改善さ
れ、TFT4aの歩留が改善される。なお、BCはTFT4aのチヤ
ネル幅である。
を持つように形成した実施例、第４図はゲート電極線１
に対して15゜の角度に形成した他の実施例を示す。これ
らの図に示すように、TFT4aのチヤネル長を0Aに設計
し、Ｘ軸またはＹ軸方向に実際のマスク合せがずれた場
合、Ｘ軸方向ではＡ′Ｂ＝OB−OA′、Ｙ軸方向ではＡ′
Ｃ＝OC−OA′相当量がマスク合せ許容量として改善さ
れ、TFT4aの歩留が改善される。なお、BCはTFT4aのチヤ
ネル幅である。
またTFT4aはゲート電極線１に対して45゜の角度を有す
るよう斜めに形成した場合が最もマスク合せずれに対す
る許容量の増加が大きく、45゜±30゜の傾斜角の範囲内
で実用上の効果が得られる。
るよう斜めに形成した場合が最もマスク合せずれに対す
る許容量の増加が大きく、45゜±30゜の傾斜角の範囲内
で実用上の効果が得られる。
以上のようにこの発明のマトリクス型表示装置によれ
ば、能動素子を画素の表示電極のコーナ部に斜めに形成
したので、能動素子アレイのマスク合せ許容度が改良さ
れて歩留が向上し、実効的な開口率の高い高性能なマト
リクス型表示装置が安定して得られる効果がある。
ば、能動素子を画素の表示電極のコーナ部に斜めに形成
したので、能動素子アレイのマスク合せ許容度が改良さ
れて歩留が向上し、実効的な開口率の高い高性能なマト
リクス型表示装置が安定して得られる効果がある。
第１図はこの発明のマトリクス型表示装置における能動
素子アレイ画素の平面図、第２図は第１図Ｘ−Ｘ′線断
面図、第３図は同マトリクス型表示装置の実施例を説明
する図、第４図は同マトリクス表示装置の他の実施例を
説明する図、第５図は一般的な能動素子アレイ画素の構
成を示す図、第６図は一般的なマトリクス型表示装置の
構成を示す図、第７図は従来のマトリクス型表示装置に
おける能動素子アレイ画素の平面図、第８図は第７図Ｘ
−Ｘ′線断面図である。 １……ゲート電極線、２……ソース電極線、4a……薄膜
トランジスタ、５……表示電極、６……表示部材、7a…
…薄膜トランジスタアレイ、８……薄膜トランジスタア
レイ基板、９……対向電極基板、10……対向電極、11…
…マトリクス型表示装置。 なお、図中同一符号は同一または相当部分を示す。
素子アレイ画素の平面図、第２図は第１図Ｘ−Ｘ′線断
面図、第３図は同マトリクス型表示装置の実施例を説明
する図、第４図は同マトリクス表示装置の他の実施例を
説明する図、第５図は一般的な能動素子アレイ画素の構
成を示す図、第６図は一般的なマトリクス型表示装置の
構成を示す図、第７図は従来のマトリクス型表示装置に
おける能動素子アレイ画素の平面図、第８図は第７図Ｘ
−Ｘ′線断面図である。 １……ゲート電極線、２……ソース電極線、4a……薄膜
トランジスタ、５……表示電極、６……表示部材、7a…
…薄膜トランジスタアレイ、８……薄膜トランジスタア
レイ基板、９……対向電極基板、10……対向電極、11…
…マトリクス型表示装置。 なお、図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】複数のゲート電極線とこれらのゲート電極
線と直交する複数のソース電極線を有し、これら電極線
の交点に非線形特性を有する能動素子および表示電極等
を設けた能動素子アレイと、この能動素子アレイを形成
する能動素子アレイ基板と、この能動素子アレイ基板と
の間に表示部材を挾持してなる対向電極を有する対向電
極基板とを備えたマトリクス型表示装置において、前記
能動素子を、前記表示電極のコーナ部でかつ前記ゲート
電極線およびソース電極線に対して斜め方向となるよう
形成したことを特徴とするマトリクス型表示装置。 - 【請求項２】能動素子の形成される角度はゲート電極線
またはソース電極線に対して45゜±30゜の範囲であるこ
とを特徴とする特許請求の範囲第１項記載のマトリクス
型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091448A JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091448A JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61249076A JPS61249076A (ja) | 1986-11-06 |
| JPH073520B2 true JPH073520B2 (ja) | 1995-01-18 |
Family
ID=14026642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091448A Expired - Lifetime JPH073520B2 (ja) | 1985-04-26 | 1985-04-26 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073520B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828516B2 (ja) * | 1989-02-03 | 1996-03-21 | 松下電器産業株式会社 | 薄膜トランジスタアレー基板 |
| JP5057619B2 (ja) * | 2001-08-01 | 2012-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1985
- 1985-04-26 JP JP60091448A patent/JPH073520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61249076A (ja) | 1986-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |