JP2831666B2 - アクティブマトリクス型液晶表示素子及びその製造方法 - Google Patents
アクティブマトリクス型液晶表示素子及びその製造方法Info
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- JP2831666B2 JP2831666B2 JP30603188A JP30603188A JP2831666B2 JP 2831666 B2 JP2831666 B2 JP 2831666B2 JP 30603188 A JP30603188 A JP 30603188A JP 30603188 A JP30603188 A JP 30603188A JP 2831666 B2 JP2831666 B2 JP 2831666B2
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- semiconductor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はアクティブマトリクス型液晶表示素子及び
その製造方法 （従来の技術） 電気機器の小形化、軽量化及び低消費電力化が進む中
で、ディスプレイの分野においても、CRT（Cathode Ray
Tube）に代わるものとして、フラットパネルディスプ
レイの研究・開発が活発に行なわれている。この中で
も、液晶ディスプレイは大面積表示が可能であること、
フルカラー化が可能であること、及び低電流・低電圧動
作であること等の点で最も注目を集めている。
その製造方法 （従来の技術） 電気機器の小形化、軽量化及び低消費電力化が進む中
で、ディスプレイの分野においても、CRT（Cathode Ray
Tube）に代わるものとして、フラットパネルディスプ
レイの研究・開発が活発に行なわれている。この中で
も、液晶ディスプレイは大面積表示が可能であること、
フルカラー化が可能であること、及び低電流・低電圧動
作であること等の点で最も注目を集めている。
液晶ディスプレイにはその目的に応じて様々な動作方
式であるが、アクティブマトリクス方式はフルカラーの
動画表示を高解像度で行なうことが可能であることが特
徴である。アクティブマトリクス方式はマトリクス状に
配置した電極の交点を一画素とし、その一画素ごとにス
イッチング素子を設ける方式である。アクティブマトリ
クス方式は非線形ダイオード型と薄膜トランジスタ（TF
T）型に分類できるが、このうち特に後者の研究・開発
が活発に行われている。TFTとコンデンサのアレイをガ
ラス板に配設したものを一方の基板とするものは、例え
ばアイイーイーイー・トランザクション・オン・エレク
トロン・デバイス（IEEE Trans.on Electron Devices）
第20巻の第955頁乃至第1001頁（1973年）に詳細に記載
されている。
式であるが、アクティブマトリクス方式はフルカラーの
動画表示を高解像度で行なうことが可能であることが特
徴である。アクティブマトリクス方式はマトリクス状に
配置した電極の交点を一画素とし、その一画素ごとにス
イッチング素子を設ける方式である。アクティブマトリ
クス方式は非線形ダイオード型と薄膜トランジスタ（TF
T）型に分類できるが、このうち特に後者の研究・開発
が活発に行われている。TFTとコンデンサのアレイをガ
ラス板に配設したものを一方の基板とするものは、例え
ばアイイーイーイー・トランザクション・オン・エレク
トロン・デバイス（IEEE Trans.on Electron Devices）
第20巻の第955頁乃至第1001頁（1973年）に詳細に記載
されている。
第７図はTFTを使用したTFTアレイ基板の概略平面図で
あり、TFTは等価回路で示している。第７図において、
硝子基板１上には、ほぼ平行に等間隔で配設された信号
電極線２と、この信号電極線２とほぼ直交し且つ酸化硅
素等の層間絶縁膜で信号電極線２と電気的に絶縁された
走査電極線３と、信号電極線２と走査電極線３との交点
付近に配置され全体としてマトリクス状になった表示画
素部４から構成されている。
あり、TFTは等価回路で示している。第７図において、
硝子基板１上には、ほぼ平行に等間隔で配設された信号
電極線２と、この信号電極線２とほぼ直交し且つ酸化硅
素等の層間絶縁膜で信号電極線２と電気的に絶縁された
走査電極線３と、信号電極線２と走査電極線３との交点
付近に配置され全体としてマトリクス状になった表示画
素部４から構成されている。
第８図はこの表示画素部４の一例を示す断面図であ
る。第８図において、硝子基板10上に、ゲート電極11、
ゲート絶縁膜12、半導体膜13、半導体保護膜14、低抵抗
半導体膜15、ソース電極16及びドレイン電極17から構成
されるTFTは、ソース電極16の部分で画素電極18に接続
されている。ここで、ゲート電極11は第７図における走
査電極線３と一体であり、ドレイン電極17は第７図にお
ける信号電極線２と一体である。そして、TFTを保護す
るため、この上部を酸化硅素等の絶縁膜19で覆うととも
に、更に、この上に配向膜20を形成している。一方、硝
子基板21上には、TFTと対向するように遮光膜22が形成
されており、更に、対向電極23及び配向膜24が順次形成
されている。そして、２つの硝子基板10,21の間には液
晶25が挟持されている。
る。第８図において、硝子基板10上に、ゲート電極11、
ゲート絶縁膜12、半導体膜13、半導体保護膜14、低抵抗
半導体膜15、ソース電極16及びドレイン電極17から構成
されるTFTは、ソース電極16の部分で画素電極18に接続
されている。ここで、ゲート電極11は第７図における走
査電極線３と一体であり、ドレイン電極17は第７図にお
ける信号電極線２と一体である。そして、TFTを保護す
るため、この上部を酸化硅素等の絶縁膜19で覆うととも
に、更に、この上に配向膜20を形成している。一方、硝
子基板21上には、TFTと対向するように遮光膜22が形成
されており、更に、対向電極23及び配向膜24が順次形成
されている。そして、２つの硝子基板10,21の間には液
晶25が挟持されている。
第８図に示したTFTアレイ基板を製作する工程は次の
通りである。まず、硝子基板10上に第７図における走査
電極線３及びゲート電極11を同時に形成し、この上にゲ
ート絶縁膜12、半導体膜13、及び半導体保護膜14を順次
成膜する。次に、半導体保護膜14を成形した後、低抵抗
半導体膜15を成膜し、半導体膜13と抵抗半導体膜15を同
時に同一形状に成形する。その後、画素電極18の形成及
び電極パット上のゲート絶縁膜12の除去を行い、第７図
における信号電極線２、ソース電極16及びドレイン電極
17を形成する。続いてこの状態では、ソース電極16とド
レイン電極17が低抵抗半導体膜15により短絡しているの
で、例えば特開昭60−42868号公報に記載されているよ
うに、ソース電極16とドレイン電極17をマスクにして、
半導体保護膜14上の低抵抗半導体膜15を除去する。そし
て、硝子基板10上に絶縁膜19と配向膜20を順次形成する
ことにより、TFTアレイ基板が完成する。
通りである。まず、硝子基板10上に第７図における走査
電極線３及びゲート電極11を同時に形成し、この上にゲ
ート絶縁膜12、半導体膜13、及び半導体保護膜14を順次
成膜する。次に、半導体保護膜14を成形した後、低抵抗
半導体膜15を成膜し、半導体膜13と抵抗半導体膜15を同
時に同一形状に成形する。その後、画素電極18の形成及
び電極パット上のゲート絶縁膜12の除去を行い、第７図
における信号電極線２、ソース電極16及びドレイン電極
17を形成する。続いてこの状態では、ソース電極16とド
レイン電極17が低抵抗半導体膜15により短絡しているの
で、例えば特開昭60−42868号公報に記載されているよ
うに、ソース電極16とドレイン電極17をマスクにして、
半導体保護膜14上の低抵抗半導体膜15を除去する。そし
て、硝子基板10上に絶縁膜19と配向膜20を順次形成する
ことにより、TFTアレイ基板が完成する。
（発明が解決しようとする課題） しかしながら、上述の工程では、ソース電極16とドレ
イン電極17の間の抵抗半導体膜15を除去するに際し、低
抵抗半導体膜15と半導体保護膜14、信号電極線２、ソー
ス電極16及びドレイン電極17との間で、選択的にエッチ
ングされることが要求され、このような要求を完全に満
足する適当なエッチング手段はなかった。また、TFTア
レイ基板を作成するに際し、TFTアレイが完成するまで
に少なくとも６回のレジストを露光・現像して所定のパ
ターンを形成するホトリソグラフィー工程と、７回のエ
ッチング工程が必要であり、ホトリソグラフィー工程や
エッチング工程が少しでも減少することが望まれてい
た。
イン電極17の間の抵抗半導体膜15を除去するに際し、低
抵抗半導体膜15と半導体保護膜14、信号電極線２、ソー
ス電極16及びドレイン電極17との間で、選択的にエッチ
ングされることが要求され、このような要求を完全に満
足する適当なエッチング手段はなかった。また、TFTア
レイ基板を作成するに際し、TFTアレイが完成するまで
に少なくとも６回のレジストを露光・現像して所定のパ
ターンを形成するホトリソグラフィー工程と、７回のエ
ッチング工程が必要であり、ホトリソグラフィー工程や
エッチング工程が少しでも減少することが望まれてい
た。
この発明は、このような従来の事情に鑑みてなされた
ものである。
ものである。
［発明の構成］ （課題を解決するための手段） この発明は、絶縁基板上に配置されるゲート電極と、
このゲート電極上に配置されるゲート絶縁膜と、このゲ
ート絶縁膜上に配置される半導体膜と、この半導体膜上
に配置される半導体保護膜と、前記半導体膜に電気的に
接続されるとともに前記半導体保護膜上で第１の間隔を
持って対向して配置される低抵抗半導体膜と、この低抵
抗半導体膜上に第２の間隔を持って対向して配置される
ソース電極及びドレイン電極から構成される薄膜トラン
ジスタを複数本の走査電極線と信号電極線の交点付近に
配置してマトリクス状に且つ各々の薄膜トランジスタに
画素電極を接続してなるアレイ基板と、このアレイ基板
に対向する対向基板と、前記アレイ基板と前記対向基板
との間に挟持される液晶と、を備えるアクティブマトリ
クス型液晶表示素子において、前記第２の間隔は、前記
第１の間隔よりも広く、且つ前記第２の間隔を形成する
前記ソース電極及び前記ドレイン電極の端部は、それぞ
れ前記第１の間隔より外側の領域上に配置され、少なく
とも前記ソース電極及び前記ドレイン電極の一方は、前
記半導体保護膜に重畳して配置されることを特徴とする
アクティブマトリクス型液晶表示素子である。
このゲート電極上に配置されるゲート絶縁膜と、このゲ
ート絶縁膜上に配置される半導体膜と、この半導体膜上
に配置される半導体保護膜と、前記半導体膜に電気的に
接続されるとともに前記半導体保護膜上で第１の間隔を
持って対向して配置される低抵抗半導体膜と、この低抵
抗半導体膜上に第２の間隔を持って対向して配置される
ソース電極及びドレイン電極から構成される薄膜トラン
ジスタを複数本の走査電極線と信号電極線の交点付近に
配置してマトリクス状に且つ各々の薄膜トランジスタに
画素電極を接続してなるアレイ基板と、このアレイ基板
に対向する対向基板と、前記アレイ基板と前記対向基板
との間に挟持される液晶と、を備えるアクティブマトリ
クス型液晶表示素子において、前記第２の間隔は、前記
第１の間隔よりも広く、且つ前記第２の間隔を形成する
前記ソース電極及び前記ドレイン電極の端部は、それぞ
れ前記第１の間隔より外側の領域上に配置され、少なく
とも前記ソース電極及び前記ドレイン電極の一方は、前
記半導体保護膜に重畳して配置されることを特徴とする
アクティブマトリクス型液晶表示素子である。
（作 用） アクティブマトリクス型液晶表示素子のアレイ基板を
製造するにあたり、半導体保護膜上の低抵抗半導体膜の
除去を半導体膜の成形時に完了させることにより、従来
のように、ソース及びドレイン電極材料と低抵抗半導体
膜のエッチングの選択性について考慮する必要がなくな
り、また、TFTアレイが完成するまでのエッチング工程
が減少することにより、製造工程の簡略化が行なえる。
製造するにあたり、半導体保護膜上の低抵抗半導体膜の
除去を半導体膜の成形時に完了させることにより、従来
のように、ソース及びドレイン電極材料と低抵抗半導体
膜のエッチングの選択性について考慮する必要がなくな
り、また、TFTアレイが完成するまでのエッチング工程
が減少することにより、製造工程の簡略化が行なえる。
（実施例） 以下、図面を参照してこの発明を詳細に説明する。
第１図はこの発明の一実施例によって得られるアクテ
ィブマトリクス型液晶表示素子を示す図で、第１図
（ａ）はTFT付近の部分を示す概略平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ′断面を矢印方向からみ
たときの液晶表示素子の断面図を表しており、これを製
造工程に従って説明する。第１図において、まず、例え
ば硝子からなる絶縁基板30上に、例えばモリブデン・タ
ンタル（Mo−Ta）合金薄膜をスパッタ法等により厚さ約
0.2μｍに成膜し、ホトリソグラフィー法により走査電
極線31と、この走査電極線31に電気的に接続しているゲ
ート電極32を形成する。次に、プラズマVCD（Chemical
Vapor Deposition）法等により、例えば厚さ約0.3μｍ
の窒化硅素（SiNx）からなる膜、例えば厚さ約0.1μｍ
の非晶質硅素（ａ−Si）からなる膜及び厚さ約0.3μｍ
のSiNxからなる膜を、順次連続して堆積し、最下部のSi
Nx膜からなるゲート絶縁膜33を得るとともに、ホトリソ
グラフィー法により最上部のSiNx膜に加工を施し、ゲー
ト電極32に対応した部分より内側に半導体保護膜34を形
成する。続いて、プラズマCVD法によりn+型のａ−Si膜
を成膜し、ホトリソグラフィー法により半導体膜35と低
抵抗半導体膜36を同時に成形する。具体的には、第２図
において斜線部で示したようなレジストパターンを形成
しておき、弗硝酸系のエッチング液でａ−Si膜及びn+型
ａ−Si膜をエッチングする。この結果、第３図に示すよ
うなパターンの半導体膜35と低抵抗半導体膜36が得られ
る。なおここで、第３図（ａ）はこれまでの工程により
得られるTFT付近の部分を示す概略平面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′断面を矢印方向からみ
たときの概略断面図を表している。そして、このとき半
導体保護膜34上の低抵抗半導体膜36は除去される。
ィブマトリクス型液晶表示素子を示す図で、第１図
（ａ）はTFT付近の部分を示す概略平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ′断面を矢印方向からみ
たときの液晶表示素子の断面図を表しており、これを製
造工程に従って説明する。第１図において、まず、例え
ば硝子からなる絶縁基板30上に、例えばモリブデン・タ
ンタル（Mo−Ta）合金薄膜をスパッタ法等により厚さ約
0.2μｍに成膜し、ホトリソグラフィー法により走査電
極線31と、この走査電極線31に電気的に接続しているゲ
ート電極32を形成する。次に、プラズマVCD（Chemical
Vapor Deposition）法等により、例えば厚さ約0.3μｍ
の窒化硅素（SiNx）からなる膜、例えば厚さ約0.1μｍ
の非晶質硅素（ａ−Si）からなる膜及び厚さ約0.3μｍ
のSiNxからなる膜を、順次連続して堆積し、最下部のSi
Nx膜からなるゲート絶縁膜33を得るとともに、ホトリソ
グラフィー法により最上部のSiNx膜に加工を施し、ゲー
ト電極32に対応した部分より内側に半導体保護膜34を形
成する。続いて、プラズマCVD法によりn+型のａ−Si膜
を成膜し、ホトリソグラフィー法により半導体膜35と低
抵抗半導体膜36を同時に成形する。具体的には、第２図
において斜線部で示したようなレジストパターンを形成
しておき、弗硝酸系のエッチング液でａ−Si膜及びn+型
ａ−Si膜をエッチングする。この結果、第３図に示すよ
うなパターンの半導体膜35と低抵抗半導体膜36が得られ
る。なおここで、第３図（ａ）はこれまでの工程により
得られるTFT付近の部分を示す概略平面図、第３図
（ｂ）は第３図（ａ）のＢ−Ｂ′断面を矢印方向からみ
たときの概略断面図を表している。そして、このとき半
導体保護膜34上の低抵抗半導体膜36は除去される。
次に、外部と電気的に接続が必要な部分、例えば電極
パッド上のゲート絶縁膜23をホトリソグラフィー法によ
り除去する。続いて、例えばITO（Indium Tin Oxide）
をスパッタ法で厚さ約0.1μｍに堆積させ、ホトリソグ
ラフィー法により画素電極37を形成する。次に、例えば
厚さ約0.05μｍのモリブデン（Mo）と厚さ約1.0μｍの
アルミニウム（Al）をスパッタリング法等で堆積し、ホ
トリソグラフィー法によりソース電極38と、信号電極線
39とこれに電気的に接続しているドレイン電極40とを同
時に形成する。このとき、ソース電極38は画素電極37と
電気的に接続するようにされる。こうして、絶縁基板30
上にゲート電極32、ゲート絶縁膜33、半導体保護膜34、
半導体膜35、低抵抗半導体膜36、ソース電極38及びドレ
イン電極40から構成されるTFT41が得られ、図示はしな
いが、TFT41はそれぞれ複数本の走査電極線31と信号電
極線39の交点付近に位置し、全体としてマトリクス状に
配置されている。続いて、例えば窒化硅素からなる膜を
絶縁基板30上に約0.1μｍから約1.0μｍの厚さで堆積
し、ホトリソグラフィー法にて、絶縁膜42を少なくとも
外部と電気的に接続が必要な部分を除くような所望のパ
ターンに形成する。そしてこの後、絶縁基板30の同じ面
上に、例えばポリイミドからなる配向膜43を例えばスピ
ナコート法等により塗布し、約100℃から約180℃の間の
適当な温度で焼成してからラビングを行う。こうして、
所望のアレイ基板44が得られる。
パッド上のゲート絶縁膜23をホトリソグラフィー法によ
り除去する。続いて、例えばITO（Indium Tin Oxide）
をスパッタ法で厚さ約0.1μｍに堆積させ、ホトリソグ
ラフィー法により画素電極37を形成する。次に、例えば
厚さ約0.05μｍのモリブデン（Mo）と厚さ約1.0μｍの
アルミニウム（Al）をスパッタリング法等で堆積し、ホ
トリソグラフィー法によりソース電極38と、信号電極線
39とこれに電気的に接続しているドレイン電極40とを同
時に形成する。このとき、ソース電極38は画素電極37と
電気的に接続するようにされる。こうして、絶縁基板30
上にゲート電極32、ゲート絶縁膜33、半導体保護膜34、
半導体膜35、低抵抗半導体膜36、ソース電極38及びドレ
イン電極40から構成されるTFT41が得られ、図示はしな
いが、TFT41はそれぞれ複数本の走査電極線31と信号電
極線39の交点付近に位置し、全体としてマトリクス状に
配置されている。続いて、例えば窒化硅素からなる膜を
絶縁基板30上に約0.1μｍから約1.0μｍの厚さで堆積
し、ホトリソグラフィー法にて、絶縁膜42を少なくとも
外部と電気的に接続が必要な部分を除くような所望のパ
ターンに形成する。そしてこの後、絶縁基板30の同じ面
上に、例えばポリイミドからなる配向膜43を例えばスピ
ナコート法等により塗布し、約100℃から約180℃の間の
適当な温度で焼成してからラビングを行う。こうして、
所望のアレイ基板44が得られる。
一方、絶縁基板45上には、アレイ基板44のTFT41と対
向させる位置に例えばA1からなる遮光膜46を形成し、更
に、例えばITOからなる対向電極47を形成する。そして
この後は前と同様に、絶縁基板45の同じ面上に、例えば
ポリイミドからなる配向膜48を例えばスピナコート法な
どにより塗布し、約100℃から約180℃の間の適当な温度
で焼成してからラビングを行う。こうして、所望の対向
基板49が得られる。次に、アレイ基板44と対向基板49
を、スペーサ（図示せず）である例えば約10μｍのアル
ミナのビーズを介して、配向膜43,48が対向した状態で
一体となるように、液晶の注入口となる部分を除いて、
例えばエポキシ系の接着剤からなる封着材（図示せず）
でほぼ10μｍ離して概略平行に貼り合わせる。次に、前
述の注入口より液晶50を注入した後、例えばエポキシ系
の接着剤からなる封止材（図示せず）で注入口を封止す
る。こうして、アレイ基板44と対向基板49との間に液晶
50を挟持してなる所望のアクティブマトリクス型液晶表
示素子が得られる。
向させる位置に例えばA1からなる遮光膜46を形成し、更
に、例えばITOからなる対向電極47を形成する。そして
この後は前と同様に、絶縁基板45の同じ面上に、例えば
ポリイミドからなる配向膜48を例えばスピナコート法な
どにより塗布し、約100℃から約180℃の間の適当な温度
で焼成してからラビングを行う。こうして、所望の対向
基板49が得られる。次に、アレイ基板44と対向基板49
を、スペーサ（図示せず）である例えば約10μｍのアル
ミナのビーズを介して、配向膜43,48が対向した状態で
一体となるように、液晶の注入口となる部分を除いて、
例えばエポキシ系の接着剤からなる封着材（図示せず）
でほぼ10μｍ離して概略平行に貼り合わせる。次に、前
述の注入口より液晶50を注入した後、例えばエポキシ系
の接着剤からなる封止材（図示せず）で注入口を封止す
る。こうして、アレイ基板44と対向基板49との間に液晶
50を挟持してなる所望のアクティブマトリクス型液晶表
示素子が得られる。
この実施例では、半導体保護膜34上の低抵抗半導体膜
36の除去と半導体膜35の成形とを同時に行うことによ
り、従来に比べ、低抵抗半導体膜36と信号電極線39、ソ
ース電極38及びドレイン電極40との間でのエッチングの
選択性について考慮する必要がなくなり、低抵抗半導体
膜36の除去を確実に行うことができる。また、ソース電
極38とドレイン電極40をマスクとした低抵抗半導体膜36
の除去工程がなくなるので、TFT41が得られるまでに従
来は７回必要であったエッチング工程が６回で済む。
36の除去と半導体膜35の成形とを同時に行うことによ
り、従来に比べ、低抵抗半導体膜36と信号電極線39、ソ
ース電極38及びドレイン電極40との間でのエッチングの
選択性について考慮する必要がなくなり、低抵抗半導体
膜36の除去を確実に行うことができる。また、ソース電
極38とドレイン電極40をマスクとした低抵抗半導体膜36
の除去工程がなくなるので、TFT41が得られるまでに従
来は７回必要であったエッチング工程が６回で済む。
第４図は参考例によって得られるアクティブマトリク
ス型液晶表示素子を示す図で、第４図（ａ）はTFT付近
の部分を示す概略平面図、第４図（ｂ）は第４図（ａ）
のＣ−Ｃ′断面を矢印方向からみたときの液晶表示素子
の断面図を表しており、第１図と対応する部分には同一
の符号を付してある。第４図において、まず、例えば硝
子からなる絶縁基板30上に、例えばMo−Ta合金薄膜をス
パッタ法等により厚さ約0.2μｍに成膜し、ホトリソグ
ラフィー法により走査電極線31と、この走査電極線31に
電気的に接続しているゲート電極32を形成する。次に、
プラズマCVD法等により、例えば厚さ約0.3μｍのSiNxか
らなる膜、例えば厚さ約0.1μｍのａ−Siからなる膜及
び厚さ約0.3μｍのSiNxからなる膜を、順次連続して堆
積し、最下部のSiNx膜からなるゲート絶縁膜33を得ると
ともに、ホトリソグラフィー法により最上部のSiNx膜に
加工を施し、ゲート電極32に対応した部分より内側に半
導体保護膜34を形成する。続いて、プラズマCVD法によ
りn+型のａ−Siからなる膜を成膜し、次に、スパッタ法
等により厚さ約0.1μｍのクロム（Cr）からなる膜を堆
積する。そして、ホトリソグラフィー法により、Cr膜、
n+型ａ−Si膜及びａ−Si膜に順次加工を施してそれぞ
れ、ソース電極38、信号電極線39及びドレイン電極40、
低抵抗半導体膜36、及び半導体膜35を同時に成形する。
具体的には、第５図において斜線部で示したようなレジ
ストパターンを形成しておき、弗硝酸系のエッチング液
でａ−Si膜、n+型ａ−Si膜及びCr膜をエッチングする。
この結果、第６図に示すようなパターンの半導体膜35、
低抵抗半導体膜36及びソース電極38等が得られる。なお
ここで、第６図（ａ）はこれまでの工程により得られる
TFT付近の部分を示す概略平面図、第６図（ｂ）は第６
図（ａ）のＤ−Ｄ′断面を矢印方向からみたときの概略
断面図を表している。そして、このとき半導体保護膜34
上の低抵抗半導体膜36は除去される。
ス型液晶表示素子を示す図で、第４図（ａ）はTFT付近
の部分を示す概略平面図、第４図（ｂ）は第４図（ａ）
のＣ−Ｃ′断面を矢印方向からみたときの液晶表示素子
の断面図を表しており、第１図と対応する部分には同一
の符号を付してある。第４図において、まず、例えば硝
子からなる絶縁基板30上に、例えばMo−Ta合金薄膜をス
パッタ法等により厚さ約0.2μｍに成膜し、ホトリソグ
ラフィー法により走査電極線31と、この走査電極線31に
電気的に接続しているゲート電極32を形成する。次に、
プラズマCVD法等により、例えば厚さ約0.3μｍのSiNxか
らなる膜、例えば厚さ約0.1μｍのａ−Siからなる膜及
び厚さ約0.3μｍのSiNxからなる膜を、順次連続して堆
積し、最下部のSiNx膜からなるゲート絶縁膜33を得ると
ともに、ホトリソグラフィー法により最上部のSiNx膜に
加工を施し、ゲート電極32に対応した部分より内側に半
導体保護膜34を形成する。続いて、プラズマCVD法によ
りn+型のａ−Siからなる膜を成膜し、次に、スパッタ法
等により厚さ約0.1μｍのクロム（Cr）からなる膜を堆
積する。そして、ホトリソグラフィー法により、Cr膜、
n+型ａ−Si膜及びａ−Si膜に順次加工を施してそれぞ
れ、ソース電極38、信号電極線39及びドレイン電極40、
低抵抗半導体膜36、及び半導体膜35を同時に成形する。
具体的には、第５図において斜線部で示したようなレジ
ストパターンを形成しておき、弗硝酸系のエッチング液
でａ−Si膜、n+型ａ−Si膜及びCr膜をエッチングする。
この結果、第６図に示すようなパターンの半導体膜35、
低抵抗半導体膜36及びソース電極38等が得られる。なお
ここで、第６図（ａ）はこれまでの工程により得られる
TFT付近の部分を示す概略平面図、第６図（ｂ）は第６
図（ａ）のＤ−Ｄ′断面を矢印方向からみたときの概略
断面図を表している。そして、このとき半導体保護膜34
上の低抵抗半導体膜36は除去される。
次に、外部と電気的に接続が必要な部分、例えば電極
パッド上のゲート絶縁膜33をホトリソグラフィー法によ
り除去する。続いて、例えばITO（Indium Tin Oxide）
をスパッタ法で厚さ約0.1μｍに堆積させ、ホトリソグ
ラフィー法により画素電極37を形成する。このとき、ソ
ース電極38は画素電極37と電気的に接続するようにされ
る。こうして、絶縁基板30上にゲート電極32、ゲート絶
縁膜33、半導体保護膜34、半導体膜35、低抵抗半導体膜
36、ソース電極38及びドレイン電極40から構成されるTF
T41が得られ、図示はしないが、TFT41はそれぞれ複数本
の走査電極線31と信号電極線39の交点付近に位置し、全
体としてマトリクス状に配置されている。続いて、例え
ば窒化硅素からなる膜を絶縁基板30上に約0.1μｍから
約1.0μｍの厚さで堆積し、ホトリソグラフィー法に
て、絶縁膜42を少なくとも外部と電気的に接続が必要な
部分を除くような所望のパターンに形成する。そしてこ
の後、絶縁基板30上に、例えばポリイミドからなる配向
膜43を例えばスピナコート法等により塗布し、約100℃
から約180℃の間の適当な温度で焼成してからラビング
を行う。こうして、所望のアレイ基板44が得られる。こ
の後は、前の実施例と同様の工程を行うことにより、所
望のアクティブマトリクス型液晶表示素子が得られる。
パッド上のゲート絶縁膜33をホトリソグラフィー法によ
り除去する。続いて、例えばITO（Indium Tin Oxide）
をスパッタ法で厚さ約0.1μｍに堆積させ、ホトリソグ
ラフィー法により画素電極37を形成する。このとき、ソ
ース電極38は画素電極37と電気的に接続するようにされ
る。こうして、絶縁基板30上にゲート電極32、ゲート絶
縁膜33、半導体保護膜34、半導体膜35、低抵抗半導体膜
36、ソース電極38及びドレイン電極40から構成されるTF
T41が得られ、図示はしないが、TFT41はそれぞれ複数本
の走査電極線31と信号電極線39の交点付近に位置し、全
体としてマトリクス状に配置されている。続いて、例え
ば窒化硅素からなる膜を絶縁基板30上に約0.1μｍから
約1.0μｍの厚さで堆積し、ホトリソグラフィー法に
て、絶縁膜42を少なくとも外部と電気的に接続が必要な
部分を除くような所望のパターンに形成する。そしてこ
の後、絶縁基板30上に、例えばポリイミドからなる配向
膜43を例えばスピナコート法等により塗布し、約100℃
から約180℃の間の適当な温度で焼成してからラビング
を行う。こうして、所望のアレイ基板44が得られる。こ
の後は、前の実施例と同様の工程を行うことにより、所
望のアクティブマトリクス型液晶表示素子が得られる。
この参考例も前の実施例と同様に、半導体保護膜34上
の低抵抗半導体膜36の除去と半導体膜35の成形とを同時
に行なっているので、低抵抗半導体膜36の除去を従来よ
り確実に行うことができる。また、半導体膜35、低抵抗
半導体膜36、ソース電極38、信号電極線39及びドレイン
電極40の成形を同時に行なっているので、TFT41が得ら
れるまでに、従来は６回必要であったホトリソグラフィ
ー工程が５回で済むとともに、従来は７回必要であった
エッチング工程が６回で済む。
の低抵抗半導体膜36の除去と半導体膜35の成形とを同時
に行なっているので、低抵抗半導体膜36の除去を従来よ
り確実に行うことができる。また、半導体膜35、低抵抗
半導体膜36、ソース電極38、信号電極線39及びドレイン
電極40の成形を同時に行なっているので、TFT41が得ら
れるまでに、従来は６回必要であったホトリソグラフィ
ー工程が５回で済むとともに、従来は７回必要であった
エッチング工程が６回で済む。
［発明の効果］ この発明は、半導体保護膜上の低抵抗半導体膜の除去
と半導体膜の成形とを同時に行うことにより、従来のソ
ース及びドレイン電極を形成した後の低抵抗半導体膜を
除去する工程が省略できるとともに、ソース及びドレイ
ン電極材料と低抵抗半導体膜を選択的にエッチングする
必要がなくなる。
と半導体膜の成形とを同時に行うことにより、従来のソ
ース及びドレイン電極を形成した後の低抵抗半導体膜を
除去する工程が省略できるとともに、ソース及びドレイ
ン電極材料と低抵抗半導体膜を選択的にエッチングする
必要がなくなる。
第１図乃至第３図はこの発明の一実施例を示す平面図及
び断面図、第４図乃至第６図は参考例を示す平面図及び
断面図、第７図は従来のTFTアレイ基板の概略平面図、
第８図は従来のアクティブマトリクス型液晶表示素子の
表示画素部の一例を示す断面図である。 30,35……絶縁基板,31……走査電極線 32……ゲート電極,33……ゲート絶縁膜 34……半導体保護膜,35……半導体膜 36……低抵抗半導体膜,37……画素電極 38……ソース電極,39……信号電極線 40……ドレイン電極 41……薄膜トランジスタ,44……アレイ基板 47……対向電極,49……対向基板 50……液晶
び断面図、第４図乃至第６図は参考例を示す平面図及び
断面図、第７図は従来のTFTアレイ基板の概略平面図、
第８図は従来のアクティブマトリクス型液晶表示素子の
表示画素部の一例を示す断面図である。 30,35……絶縁基板,31……走査電極線 32……ゲート電極,33……ゲート絶縁膜 34……半導体保護膜,35……半導体膜 36……低抵抗半導体膜,37……画素電極 38……ソース電極,39……信号電極線 40……ドレイン電極 41……薄膜トランジスタ,44……アレイ基板 47……対向電極,49……対向基板 50……液晶
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−77160（ＪＰ，Ａ) 特開 昭62−171160（ＪＰ，Ａ) 特開 昭62−280890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 G02F 1/1343 G02F 1/13 101 G09F 9/30 H01L 29/78
Claims (9)
- 【請求項１】絶縁基板上に配置されるゲート電極と、こ
のゲート電極上に配置されるゲート絶縁膜と、このゲー
ト絶縁膜上に配置される半導体膜と、この半導体膜上に
配置される半導体保護膜と、前記半導体膜に電気的に接
続されるとともに前記半導体保護膜上で第１の間隔を持
って対向して配置される低抵抗半導体膜と、この低抵抗
半導体膜上に第２の間隔を持って対向して配置されるソ
ース電極及びドレイン電極から構成される薄膜トランジ
スタを複数本の走査電極線と信号電極線の交点付近に配
置してマトリクス状にし且つ各々の薄膜トランジスタに
画素電極を接続してなるアレイ基板と、 このアレイ基板に対向する対向基板と、 前記アレイ基板と前記対向基板との間に挟持される液晶
と、を備えるアクティブマトリクス型液晶表示素子にお
いて、 前記第２の間隔は、前記第１の間隔よりも広く、且つ前
記第２の間隔を形成する前記ソース電極及び前記ドレイ
ン電極の端部は、それぞれ前記第１の間隔より外側の領
域上に配置され、 少なくとも前記ソース電極及び前記ドレイン電極の一方
は、前記半導体保護膜に重畳して配置されることを特徴
とするアクティブマトリクス型液晶表示素子。 - 【請求項２】前記半導体膜は、前記低抵抗半導体膜およ
び前記半導体保護膜とにより形成される輪郭と同一の輪
郭であることを特徴とする特許請求の範囲第１項記載の
アクティブマトリクス型液晶表示素子。 - 【請求項３】前記ゲート絶縁膜は窒化珪素から成り、前
記半導体膜は非晶室珪素から成ることを特徴とする特許
請求の範囲第１項記載のアクティブマトリクス型液晶表
示素子。 - 【請求項４】前記半導体保護膜は窒化珪素からなり、前
記ゲート電極に対応した部分より内側にパターニングさ
れて成ることを特徴とする特許請求の範囲第１項記載の
アクティブマトリクス型液晶表示素子。 - 【請求項５】前記ソース電極及びドレイン電極はモリブ
デンとアルミニウムとの積層体であることを特徴とする
特許請求の範囲第１項記載のアクティブマトリクス型液
晶表示素子。 - 【請求項６】絶縁基板上にゲート電極、ゲート絶縁膜、
半導体膜、低抵抗半導体膜、半導体保護膜、ソース電極
及びドレイン電極から構成される薄膜トランジスタを複
数本の走査電極線と信号電極線の交点付近に配置してマ
トリクス状にし且つ各々の薄膜トランジスタに画素電極
を接続して成るアレイ基板と、このアレイ基板に対向す
る対向基板との間に液晶を挟持して成るアクティブマト
リクス型液晶表示素子の製造方法において、 絶縁基板上にゲート電極を形成し、この上にゲート絶縁
膜、半導体被膜及び半導体保護被膜を堆積する工程と、 前記半導体保護被膜をパターニングして半導体保護膜を
得る工程と、 この上に低抵抗半導体被膜を堆積する工程と、 前記半導体保護膜上の前記低抵抗半導体被膜の一部を除
去することにより第１の間隔を持って離間された前記低
抵抗半導体膜を成形すると同時に、前記半導体被膜を成
形して前記半導体膜を得る工程と、 電極薄膜を堆積する工程と、 前記電極薄膜をパターニングすることにより、前記低抵
抗半導体膜の前記第１の間隔よりも広い第２の間隔を持
って離間された前記ソース電極及びドレイン電極を形成
する工程と、 を備えたことを特徴とするアクティブマトリクス型液晶
表示素子の製造方法。 - 【請求項７】前記ゲート絶縁膜は窒化珪素からなり、前
記半導体膜は非晶質珪素から成ることを特徴とする特許
請求の範囲第６項記載のアクティブマトリクス型液晶表
示素子の製造方法。 - 【請求項８】前記半導体保護膜は窒化珪素からなり、前
記ゲート電極に対応した部分より内側にパターニングさ
れることを特徴とする特許請求の範囲第６項記載のアク
ティブマトリクス型液晶表示素子の製造方法。 - 【請求項９】前記電極薄膜はモリブデンとアルミニウム
との積層体であることを特徴とする特許請求の範囲第６
項記載のアクティブマトリクス型液晶表示素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30603188A JP2831666B2 (ja) | 1988-12-05 | 1988-12-05 | アクティブマトリクス型液晶表示素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30603188A JP2831666B2 (ja) | 1988-12-05 | 1988-12-05 | アクティブマトリクス型液晶表示素子及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33991795A Division JP2823542B2 (ja) | 1995-12-05 | 1995-12-05 | アクティブマトリクス型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151834A JPH02151834A (ja) | 1990-06-11 |
| JP2831666B2 true JP2831666B2 (ja) | 1998-12-02 |
Family
ID=17952237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30603188A Expired - Lifetime JP2831666B2 (ja) | 1988-12-05 | 1988-12-05 | アクティブマトリクス型液晶表示素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2831666B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
-
1988
- 1988-12-05 JP JP30603188A patent/JP2831666B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02151834A (ja) | 1990-06-11 |
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