JPS61237132A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、画素データを記憶している第１および第２の
フレームメモリの複数個の画素データをそれぞれ第１お
よび第２のシフトレジスタに並列転送し、両シフトレジ
スタを同期してシフトすることにより順次得られる二つ
の画素データを演算回路で演算すると共にその演算結果
を前記第１のシフトレジスタに戻し、１回分の画像演算
が終了したとき第１のシフトレジスタに記憶された複数
個の演算結果を第１のフレームメモリの元の位置に並列
に転送することで、二つの画像間の論理演算を高速に行
なうものである。

〔産業上の利用分野〕

本発明は画像処理装置に関し、特に二つのフレームメモ
リに記憶された画素データ間の演算処理装置に関する。

マスク処理、特徴パターンの抽出、背景ノイズの除去等
各種の目的で、処理対象となる１画面分の画素データと
、基準となる１画面分の画素データとの対応する画素間
で、論理積演算、論理和演算、排他的論理和演算、加算
、減算、絶対値加算。

絶対値減算等の論理演算が行なわれる。

第４図は画像処理の一例を示し、フレームメモリ１に記
憶された画素データと、フレームメモリ２に記憶された
画素データとの対応する画素間で論理積演算を行なうこ
とにより、元のフレームメモリ１に重複部分に対応した
画像処理結果を得るものである。

〔従来の技術〕

従来、上述したような画像処理は例えば第５図に示すよ
うに、第１．第２のフレームメモリ１゜２から対応する
画素データ０ＵＴＡ、　０ＵＴＢを１画素ずつ読出して
演算回路３で論理演算を行い、その演算結果をフレーム
メモリ１の１行分の容量を有するシフトレジスタ４に順
次入力し、１行分全ての演算が終了した時点でシフトレ
ジスタ４の記憶内容（演算結果）を第１のフレームメモ
リ１に転送し記憶するものであった。

〔発明が解決しようとする問題点〕

しかしながら、このような従来の画像処理装置では、１
画面分の画素データを論理演算し、その結果を元のフレ
ームメモリに記憶させるまでに多くの時間を要するとい
う問題点があった。即ち、シフトレジスタ４の入力ＳＲ
Ｉ、出力ＳＲＯの時間的変化の一例を描いた第６図に示
すように、フレームメモリ１，２の１行が２５６画素と
すると、１行分の演算時間は、フレームメモリ１．２か
ら１行分の画素をそれぞれ１画素ずつ読出して１行分の
演算結果ＯＰＩ〜０Ｐ２５６を得るまでに要する時間と
、この演算結果ＯＰＩ〜０Ｐ２５６をフレームメモリ１
の元の行に順次１結果ずつ転送するのに要する時間との
和となり、フレームメモリから画素データを読出して演
算回路３により論理演算を実行する１画素に要する時間
およびシフトレジスタの出力ＳＲＯをフレームメモリ１
に書込むための１画素に要する時間をτとすると、１行
分の処理時間はおよそτＸ２５６　Ｘ２　＝５１２τと
なってしまう。

本発明の目的は、このような演算時間をほぼ半分にする
ことにある。

〔問題点を解決するための手段〕

第１図は本発明の構成説明図であり、複数個の画素デー
タを記憶する第１および第２のフレームメモリＭＥＭｌ
、　ＭＥＭ２と、二つの画素データの論理演算を行なう
演算回路ＡＬＵとを有し、フレームメモリＭＥＭＩ　、
　Ｍｌ！Ｍ２における同一行、同一列の二つの画素デー
タの論理演算を演算回路ＡＬＵで行なって得た結果を第
１のフレームメモリＭｌｌ！Ｍｌの同一行、同一列に書
込む画像処理装置において、 パラレル入出力端子が第１のフレームメモリＭＥＭ１に
接続され、シリアル出力端子が演算回路ＡＬＵの一方の
入力端子に接続され、シリアル入力端子が演算回路ＡＬ
Ｕの出力端子に接続された複数画素データ段数の第１の
シフトレジスタＳ／Ｒ１と、パラレル入出力端子が第２
のフレームメモリＭＥ間に接続され、シリアル出力端子
が演算回路ＡＬＵの他方の入力端子に接続された前記第
１のシフトレジスタと同段数の第２のシフトレジスタＳ
／Ｒ２と、 第１のフレームメモリＭＥＭＩの複数個の画素データを
第１のシフトレジスタＳ／Ｒ１に転送すると共に第２の
フレームメモリＭＥＭ２の対応する複数個の画素データ
を第２のシフトレジスタＳ／Ｒ２に転送した後、第１．
第２のシフトレジスタＳ／Ｒ１、Ｓ／Ｒ２をその段数分
だけシフトさせ、このシフトレジスタに第１のシフトレ
ジスタＳ／Ｒ１の内容を第１のフレームメモリＭＥＭＩ
の元の位置に転送する制御を全画素データにわたり行な
う制御回路Ｃ０ＮＴとを設ける。

〔作用〕

制御回路Ｃ０ＮＴは、第１．第２のフレームメモリＭＥ
ＭＩ　、　ＭＥＭ２の第１行目の複数の画素データを第
１゜第２のシフトレジスタＳ／Ｒ１，Ｓ／Ｒ２に並列に
転送し、シフトクロックによって第１．第２のシフトレ
ジスタＳ／Ｒ１，Ｓ／Ｒ２の内容を１画素データずつ順
次演算回路ＡＬＵに送出する。演算回路ＡＬＵは入力さ
れた二つの画素データ間で所定の論理演算を行ない、出
力結果を第１のシフトレジスタＳ／Ｒ１のシリアル入力
端子に加える。容量分のシフトクロックが送出されると
、第１のシフトレジスタＳ／Ｒ１の内容は読出された複
数個の画素データの演算結果で全て置換され、制御回路
Ｃ０ＮＴはその内容を第１のフレームメモリｌ’ｌＥＭ
１の元の位置に並列に転送する。この転送が終了すると
、第１．第２のフレームメモリＭＥ旧、　ＭＥＭ２の次
の複数個の画素データを第１．第２のシフトレジスタＳ
／Ｒ１，Ｓ／Ｒ２に転送し、上述の動作を繰返す。全て
の行の画素データについて上述の動作が行なわれると、
第１のフレームメモリＭＥＭＩには演算結果に対応する
画素データが記憶される。

〔実施例〕

第２図は本発明の実施例の要部ブロック図である。同図
において、１０．１１は例えば１２Ｂ（Ｍ）ｘ２５６（
Ｎ）個の画素データを記憶するＭ行、Ｎ列の第１および
第２のフレームメモリであり、データトランスミッタ／
レシーバ怒、２６を介してシステムデータバス１５につ
ながるデータ入出力端子Ｉ１０、シフトレジスタ１２．
１３につながるデータ入出力端子ＰＩ１０．マルチプレ
クサ２４の出力につながるアドレス端子ＡＤＲとチップ
セレクト端子ＣＥ。

フレームメモリリード／ライトコントロール回路２２に
つながるライトイネーブル端子−Ｅとトランスファ端子
ＴＲを有する。主な端子の内容と働きは下記の通りであ
る。

１１０；バストランスミフタ／レシーバ５．２６を介し
てメインＣＰＵ１４と１画素データの入出力を行なう為
の端子で、例えば８ビツトのデータ線につながる。

ＰＩｌｏ；シフトレジスタ１２．１３との間で１行分の
画素データの授受を並列に行なう為の端子で、１画素が
８ビツトの場合、８Ｘ２５６本の信号線によりシフトレ
ジスタ１２．１３に接続される。

ＡＤＲｉ　１画素の指定アドレスと、１行分の全ての画
素を指定するアドレスとが選択的に加わる。

ＣＥ；フレームメモリ１０．１１をアクセスする際、０
″にされる。

ＴＲ；フレームメモリ１１．１２の１行分の画素データ
（例えばアドレスの上位から１／２の信号線で指定され
る）をシフトレジスタ１２．１３に又はシフトレジスタ
１２．１３から転送するための信号。

ＷＥ；フレームメモリ１０．１１のリード、ライトの区
別およびシフトレジスタ１２．１３とフレームメモリ１
０．１１間の１行分のデータ転送方向の区別を次のよう
に行なうための端子。

ＣＥが“Ｏ”の場合 ＷＥがＯ”でライト ＷＥが“１″でリード ＴＲが“０″の場合 ＷＥがＯ”でシフトレジスタ１２．１３からフレームメ
モリ１０．１１へ転送 ＷＥが１”でフレームメモリ１０．１１からシフトレジ
スタ１２．１３へ転送 また、シフトレジスタ１２．１３は、本実施例ではフレ
ームメモリ１０の１行分の画素データを記憶するだけの
段数を有し、その端子には、フレームメモリ１０．１１
と１行分の画素データの並列転送を行なうための端子と
、マルチプレクサ２３からの１画素データが加わる端子
と、演算回路２７に１画素データを送出する端子とがあ
る。このシフトレジスタ１２．１３は、コントローラ回
路２２から送出されるシフトクロック５ＣＬＫが加える
毎にその内容を順次１画素データ分だけ右方向にシフト
する。

演算回路２７は、シフトレジスタ１２．１３から加えら
れた二つの画素データ間で、マイクロプログラムコント
ローラ１９からの機能選択信号ｇで選択された所定の論
理演算を行なうもので、その１画素の演算結果はマルチ
プレクサ羽を介してシフトレジスタ１２．１３に加えら
れる。

ビデオデジタイザ１８は、図示しないＩＴＶカメラ等の
カメラへ垂直、水平同期信号を送出してカメラを外部よ
り制御すると共に、カメラからのビデオ信号を所定の周
期でサンプリングして得た画素データをビデオデジタイ
ザバス四に送出する。

このようなサンプリング動作は、マイクロプログラムコ
ントローラ１９からのビデオ信号取り込み指令すが送出
されたとき行なわれ、サンプリング期間中はその旨およ
びサンプリング終了時はその旨を信号ａとしてコントロ
ーラ１９へ通知する。

マイクロプログラムコントローラ１９は、フレームメモ
リ１０．１１への画素データの取り込み２画素間演算の
制御等を行なうもので、次のような内容の信号を周辺回
路へ送出する。

信号ｂ；ビデオデジタイザ１８によるビデオ信号の取り
込み指令 信号Ｃ；メインＣＰＵより指令された処理の終了を示す
信号 信号ｄ；カウンタ制御回路２０によりアドレスカウンタ
２１のカウンタアップ、クリアの指令信号ｆ：コントロ
ール回路ｎを制御するための信号で、例えばリード／ラ
イトの指定、コントローラ１９がフレームメモリ１０．
１１を使用しているときの各種制御、シフトクロック５
ＣＬＫの制御信号等が含まれる。

また、メインＣＰＵ１４は、システムデータバス１５と
システムアドレスバス１６を有し、システムデータバス
１５はコマンド、スタート／ストップ制御回路１７．デ
ータトランスミッタ／レシーバ怒、２６に接続され、シ
ステムアドレスバス１６はマルチプレクサ２４に接続さ
れる。制御回路１７へはマイクロプログラムコントロー
ラ１９へのマクロ命令例えば画像取り込み指令１画像演
算指令、停止指令等が送出され、侍の指令に応じて制御
回路１７はコントローラ１９を制御する。

アドレスカウンタ２１は、行カウンタと列カウンタを有
する。この行２列カウンタはカウンタ制御回路２０から
の信号でクリアされたり、カウントアツプされ、行カウ
ンタの内容がマルチプレクサ２４に送出される。また、
各々行数（Ｍ）９列数（Ｎ）だけカウントアツプされる
と、オーバーフロー信号を信号ｅとしてコントローラ１
９に送出する。

フレームメモリリード／ライトコントロール回路２２は
、コントローラ１９からの指令に応じたマルチプレクサ
詔、２４の切換え、フレームメモリ１０゜１１の端子−
Ｅ、　ＴＲのレベル制御、シフトクロック５ＣＬＫの送
出を行なう。

次に本実施例の動作を場合を分けて説明する。

〔フレームメモリ１０への処理対象画素データの取り込
み〕 例えばカメラの視野内に処理対象となる物体を置いて撮
像状態とした後、メインＣＰＵ１４から制御回路１７を
介してマイクロプログラムコントローラ１９へ処理対象
画素データの取り込みを指令すると、コントローラ１９
は、カウンタ制御回路２０を介してアドレスカウンタ２
１の行カウンタ、列カウンタをそれぞれ零にクリアし、
コントローラ回路ｎによりマルチプレクサ詔、２４をビ
デオデジタイザバス２８．アドレスカウンタ２１側に切
換え、ビデオデジタイザ１８にビデオ信号の取り込みを
指令する。

これに応じてビデオデジタイザ１８は、ビデオ信号の有
効領域の始点（通常第１水平走査線の開始点）を検出し
、以後有効領域を所定の周期でサンプリングし、ディジ
タルな画素データをビデオデジタイザバス２８に出力す
る。また、サンプリング中であることをマイクロプログ
ラムコントローラ１９へ通知する。コントローラ１９は
この通知を受けると、所定の周期でカウンタ制御回路２
０を介してアドレスカウンタ２１の列カウンタをカウン
トアツプすると共に、コントロール回路２２からシフト
クロツタ５ＣＬＫをシフトレジスタ１２．１３に送出さ
せる。

これにより、ビデオデジタイザバス１５に出力された画
素データがマルチプレクサ２３を介してシフトレジスタ
１２．１３に１画素データずつ入力されていく。１行分
の画素データがシフトレジスタ１２〜１３に入力される
と、アドレスカウンタ２１の列カウンタがオーバフロー
するので信号ｅによりコントローラ１９がそれを検知す
ると、列カウンタを零にクリアしコントロール回路２２
に第１のシフトレジスタ１２の内容をフレームメモリ１
０に転送させる。この転送は、コントロール回路２２が
第１のフレームメモリ１０のＴＥ端子と畦端子を共に０
”にすることで達成される。なお、このときアドレスカ
ウンタ２１の行カウンタの内容はＯなので、第１のシフ
トレジスタ１２の１行分の画素データはフレームメモリ
１０の第１行のアドレスに記憶される。シフトレジスタ
の内容の転送が終了すると、行カウンタの内容はカウン
トアツプされる。

最初の水平帰線期間が終り、再びサンプリング中信号が
ビデオデジタイザ１８からコントローラ１９に加えられ
ると、上述と同様な処理が再び行なわれ、シフトレジス
タ１２に入力された第２行目の画素データがフレームメ
モリ１０の第２行のアドレスに記憶される。このような
動作は、最終行まで行なわれ、最終行の最後にビデオデ
ジタイザＩ８から取り込み終了信号がコントローラ１９
に送出されると、コントローラ１９は信号Ｃにより処理
対象画素データをフレームメモリ１０に転送し終えたこ
とをメインＣＰＵ１４に通知する。

〔フレームメモリ１１への基準画素データの取り込み〕 例えばカメラの視野に基準となる物体を置いて撮像状態
とし、メインＣＰＵ１４から制御回路１７を介してコン
トローラ１９に基準画素データの取り込みを指令すると
、前述のフレームメモリ１０への処理対象画素データの
取り込みとほぼ同様な動作によりフレームメモリ１１へ
基準画素データが記憶される。但し、コントローラ回路
２２は、シフトレジスタ１３の内容をフレームメモリ１
１へ転送するためにフレームメモリ１１の−Ｅ端子とＴ
Ｒ端子を共に“Ｏ”にし、フレームメモリ１０の−Ｅ端
子とＴＲ端子はその間共に“１”とする。

〔画像演算処理〕

メインＣＰＵ１４から制御回路１７を介してコントロー
ラ１９に例えば論理積演算指令が発せられると、コント
ローラ１９は信号ｇにより演算回路ｎを論理積演算モー
ドに切換え、コントロール回路２２によりマルチプレク
サ詔、２４を演算回路部、アドレスカウンタ２１側に切
換え、制御回路２０を介してアドレスカウンタ２１の行
カウンタ、列カウンタをそれぞれクリアする。そして、
第３図のタイミングチャートに示すように、フレームメ
モリ１０．１１のＴＲ端子を“０″、畦端子を“１″に
することにより、時刻ｔ１にアドレスカウンタ２１の行
カウンタが示すフレームメモリ１０．１１の第１行の画
素データをシフトレジスタ１２．１３に転送する。この
転送が完了すると、コントロール１９は所定の周期でコ
ントロール回路２２からシフトクロック５ＣＬＫを発生
させ、シフトレジスタ１２．１３を順次１画素データ分
右方向にシフトさせていく。これにより、演算回路２７
の二つの入力には同一行、同一列の二つの画素データ（
１）〜（２５６）が順次加えられ、その結果（ｏｐｌ〜
ｏｐ２５６　）がマルチプレクサ２３を介してシフトレ
ジスタ１２．１３に順次戻される。１行分の画素間演算
が終了したことが、アドレスカウンタ２１゛の列カウン
タのオーバフロー信号によりコントローラ１９で検知さ
れると、コントローラ１９はコントロール回路２２によ
り第３図に示すようにフレームメモリ１０．１１のＴＲ
端子と畦端子を共に時刻ｔ２で“０′″にし、シフトレ
ジスタ１２にセットされている１行分の演算結果をフレ
ームメモリ１０の元の１行のアドレスに転送する。なお
、このときシフトレジスタ１３にセットされた演算結果
もフレームメモリ１１に転送されるが、フレームメモリ
１１のその部分のデータは使用済みなので何等支障はな
い。

シフトレジスタ１２の内容のみフレームメモリ１０に転
送したければ、フレームメモリ１１のＴＲ端子と−Ｅ端
子を時刻ｔ２に共に“１′とすれば良い。このようにフ
レームメモリ１０．１１の１行分の画素演算処理は、１
行が２５６画素の場合、２５６τにシフトレジスタとフ
レームメモリ間の転送時間を足したもので済み、はぼ従
来の半分の時間で行なうことができる。

コントローラ１９は、上述のようにして１行分の画素間
演算を終えると、アドレスカウンタ２１の行カウンタを
カウントアンプすると共に列カウントをクリアし、また
一度ＴＲ端子を“１”にした後時刻ｔ３にＴＲ端子を“
０”、　ＷＥ端子を“１″にすることにより、フレーム
メモリ１０．１１の第２行目の画素データをシフトレジ
スタ１２．１３に転送し、上述と同様な処理により２行
目以降の画素間演算を続行する。なお、第３図の（１゛
）〜（３゛）は２行目の画素データ、ＯＰｌ”、　ＯＰ
２’はその演算結果を示す。

最終行の画素間演算が終了したことは、アドレスカウン
ト２１の行カウンタの内容で判別可能であり、コントロ
ーラ１９はこれを判別すると画素間演算が終了したこと
を信号ＣによりメインＣＰＵ１４に通知する。

〔メインＣＰＵ１４による演算結果の認識〕メインＣＰ
Ｕ１４から制御回路１７を介してコントローラ１９にス
トップ指令を入力すると、コントローラ１９はコントロ
ール回路２２によりマルチプレクサ２４をシステムアド
レス１６側に切換える。これによりメインＣＰＵ１４は
フレームメモリ１０．１１に対するアクセスが可能とな
り、データトランスミフタ／レシーバ５を介してフレー
ムメモリ１０に記憶された演算結果を読出して認識する
。

なお、以上の実施例では、シフトレジスタ１２゜１３の
容量をフレームメモリ１０．１１の１行分とし、フレー
ムメモリ１０．１１の１行分の画素データを一括して処
理したが、シフトレジスタ１２．１３の容量は２以上の
複数個とし、複数個の画素データを一括して処理するよ
うにしても良い。

〔発明の効果〕

以上説明したように、本発明によれば、二つのフレーム
メモリにおける同一行、同一列の二つの画素データの論
理演算を演算回路で行なって得た結果を前記第１のフレ
ームメモリの同一行、同一列に書込むという処理を、従
来装置のほぼ倍の速度で行なうことができる効果がある
。

【図面の簡単な説明】

第１図は本発明の構成説明図、 第２図は本発明の実施例の要部ブロック図、第３図は第
２図示装置の画像演算処理の動作タイミングチャート、 第４図は画像処理の説明図、 第５図は従来装置のブロック図、 第６図は従来装置の動作説明図である。

Claims (1)

1. 【特許請求の範囲】 複数個の画素データを記憶する第１および第２のフレー
   ムメモリと、二つの画素データの論理演算を行なう演算
   回路とを有し、前記二つのフレームメモリにおける同一
   行、同一列の二つの画素データの論理演算を前記演算回
   路で行なって得た結果を前記第１のフレームメモリの同
   一行、同一列に書込む画像処理装置において、 パラレル入出力端子が前記第１のフレームメモリに接続
   され、シリアル出力端子が前記演算回路の一方の入力端
   子に接続され、シリアル入力端子が前記演算回路の出力
   端子に接続された複数画素データ段数の第１のシフトレ
   ジスタと、 パラレル入出力端子が前記第２のフレームメモリに接続
   され、シリアル出力端子が前記演算回路の他方の入力端
   子に接続された前記第１のシフトレジスタと同段数の第
   ２のシフトレジスタと、前記第１のフレームメモリの複
   数個の画素データを前記第１のシフトレジスタに転送す
   ると共に前記第２のフレームメモリの対応する複数個の
   画素データを前記第２のシフトレジスタに転送した後、
   前記第１、第２のシフトレジスタをその段数分だけシフ
   トさせ、このシフト完了後に前記第１のシフトレジスタ
   の内容を前記第１のフレームメモリの元の位置に転送す
   る制御を全画素データにわたり行なう制御回路とを具備
   したことを特徴とする画像処理装置。