JPS61234149A - 受信バツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パケット交換網内のステーションが自局宛の
パケットを受信するための受信バッファ装置に関する。

（従来技術） パケット交換網内において、各端末宛に送信されたパケ
ットはこれら各端末を収容しているステーション内に一
時蓄積された後に、各端末の使用状況に応じて個々の端
末宛に転送される。このパケットの蓄積および転送のた
めの装置には、例えばエレクトロニック・デザイン（Ｅ
ｌｅｃｔｒｏｎｉｃ　ＤｅｓｉｇｎＯｃｔ、１４ｔｈ、
　１９８２）記載のＤＭＡコントローラがある。

このコントローラはバス型ネットワークにおいてステー
ション内の送受信バッファメモリの管理を行うものであ
る。以下にこのコントローラの概要について説明する。

このコントローラは第４図のようにメモリ空間の一部を
あらかじめＮ個の受信バッファエリアに区分しておき、
これら受信バッファエリアの開始アドレスとバッファエ
リアの長さを各バッファエリア対応に受信バッファエリ
ア記述子により定義する。伝送路上のパケットは、その
宛先アドレスが自局のアドレスと一致するか否かがチェ
ックされ、宛先アドレスが一致したパケットは第１の受
信バッファエリアの先頭アドレスから順に格納され、受
信バッファエリア内の状態が受信バッファエリア記述子
により記憶される。第１の受信バッファエリアにパケッ
トの格納を終えた後は、つぎのパケットが第２の受信バ
ッファエリアの先頭アドレスから順に格納される。また
、１つの受信バッファエリアよりも長いパケットは連続
する２つ以上の受信バッファエリアに格納され、これら
各受信バッファエリアの受信バッファエリア記述子には
複数個の受信バッファエリアによりパケットが格納され
たことを示すチェイニング情報が書き込まれる。さらに
、Ｎ個の受信バッファエリア記述子はリングバッファ構
成をとる。第５図に各受信バッファエリアに受信された
パケットの具体例をしめす。第５図はメモリ上に２つの
パケットが格納された状態を示しており、第１のパケッ
トは第Ｎの受信バッファエリアに格納され、第２のパケ
ットは第１、第２、第３の３つの受信バッファエリア格
納され、このパケットは３つの受信バッファエリアを占
有していることを示すために第１、第２の受信バッファ
エリア記述子には後ろに続く受信バッファエリアにパケ
ットが格納されていることを示すチェイニングビットに
”１″を、また第３の受信バッファエリア記述子には１
つのパケットの終了を示すためにチェイニングビットに
０″が書き込まれている。

なお、第１の受信パケットは第Ｎの受信バッファエリア
しか占有していないのでチェイニングビットは”０”と
なっている。

（従来技術の問題点） 前記コントローラによりパケットの受信を行う場合、受
信開始時の受信バッファエリアの空き容量が受信すべき
パケットよりも小さいとバッファオーバフローを生ずる
。前記コントローラはバッファオーバフローが生じた受
信バッファエリア記述子にバッファオーバフローが生じ
た旨を書き込む。例えば、第６図に示すように第１、第
２、第３の受信バッファエリアが空き状態のときにパケ
ットの受信を開始し、第３の受信バッファエリアに書き
込みを行っている時にバッファオーバフローを検出する
と第３の受信バッファエリア記述子のバッファオーバフ
ローを示すビットに”′１”′を書き込み以後の受信を
中止する。従って、バッファオーバフローが生じパケッ
トの受信が中止されると、このパケットの一部が受信バ
ッファエリアを占有したままとなる。このように一度バ
ッファオーパフローが生じるとバッファオーバフローの
原因となったパケットの一部が受信バッファエリアを専
有するため受信バッファエリアを効率的に使用できない
。

（本発明の目的） 本発明の目的は、上述のように一部バッファオーバフロ
ーを起こしたパケットは無効データとして即座に廃棄し
受信バッファエリアの空き領域を確保して、受信バッフ
ァエリアを効率的に使用量る受信バッファ装置を提供す
ることにある。

（発明の構成） 本発明によれば、ブロック化されたデータを受信する受
信バッファ装置において、データをブロック毎に格納す
るデータメモリと、前記データメモリ内に格納されたデ
ータのブロック位置を特定する制御情報を格納する制御
メモリと前記データメモリおよび制御メモリへの書き込
みを制御する書き込み制御部と、前記データメモリへの
データを書き込む番地を指定するアドレスカウンタと、
前記データメモリのオーバフローを検出する検出回路を
具備し、前記書き込み制御部は、前記データメモリの前
記アドレスカウンタの示す番地に逐次データを格納し、
データの１ブロックの格納を終える毎に前記制御メモリ
に前記制御情報を書き込み、前記データメモリ内にデー
タを格納している途中に前記データメモリのオーバフロ
ーが前記検出回路により検出された場合には、前記デー
タメモリ内へのデータの格納を中止するとともに、前記
制御メモリへの前記制御情報の書き込みを行わないこと
を特徴とするデータバッファ装置が得られる。

（構成の詳細な説明） 次に図面を参照して本発明の詳細な説明する。

第１図は本発明による受信バッファ装置の構成を示す図
である。図において受信すべきデータは入力端子１から
入力され、受信すべきデータが入力端子１に入力されて
いることを示すデータイネーブル信号が入力端子２に入
力され、さらに受信データの受信クロックが入力端子３
に入力される。

書き込み制御部１０は、入力端子２のデータイネーブル
信号が活性状態にあることを知ると入力端子１のデータ
をデータメモリ５に書き込む。このとき書き込み制御部
１０はセレクタ７に対して、アドレスカウンタ１１の出
力を選択するよう指示し、入力端子３の受信クロックに
同期して出力１０−１によりアドレスカウンタ１１の値
をカウントアツプしデータを書き込むアドレスを指示す
る。

データ長カウンタ１３は、データイネーブル信号のエツ
ジ信号で初期化され、同信号が活性状態の間、受信クロ
ックをカウントし、受信されたパケットのデータ長を求
める。書き込み制御部１０は、データイネーブル信号が
不活性状態になるのを検出すると即ち、データの入力が
終了するとデータ長カウンタ１３により求めた受信パケ
ットのデータ長セレクタ９を介して制御メモリ６に書き
込む。このとき書き込み制御部１０はセレクト９に対し
に指示し、制御メモリ６内のアドレスカウンタ１２が指
定するアドレスにデータ長カウンタ１３の値を書き込む
。

また、書き込み制御部１０は１つのパケットの受信を終
える毎に回部の出力１０−２によりアドレスカウンタ１
１の値をラッチ１６に保持する。すなわち、ラッチ１６
にはパケットの受信終了毎にデータメモリ５の空き領域
の先頭アドレスが記憶される。さらに、書き込み制御部
１０は１つのパケットを受信し、このそり６内のアドレ
スカウンタ１２の示すアドレスにフラグレジスタ１４の
内容を書き込む。このフラグレジスタ１４には、例えば
すべてのビットが”０′”であるようなデータ長として
は存在しないようなパターンを記憶しておき、これを制
御メモリ６内の終了フラグとして使用する。すなわち、
後述する読み出し制御部は終了フラグを検出した時点で
データメモリ５内の受信パケットをすべて読み出したこ
とを知る。なお、書き込み制御部１０は１つのパケット
を受信した後火のパケットの受信を行う場合、２つめの
パケットのデータ長は始めのパケットの受信終了時に終
了フラグを書き込んだアドレスに書き込む。

受信されたパケットの読み出しを行うために読み出し制
御部２０は、アドレスカウンタ２２により制御メモリ６
内からデータ長をデータカウンタ２３に取り出し、アド
レスカウンタ２１によりデータメモリ５から受信された
パケットの読み出し行い、出力端子４に出力する。なお
詳細については後述する。

さらに、オーバーフロー検出部１５はデータの書き込み
アドレスを指定するアドレスカウンタ１１とデータの読
み出しアドレスを指定するアドレスカウンタ２１の比較
を行い、バッファオーバフローを検出し書き込み制御１
０に通知する機能を有する。

すなわち、オーバーフロー検出部１５はパケットの受信
中にデータメモリ５にすでに受信済みのパケットを破壊
しないようにアドレスカウンタ１１の値がアドレスカウ
ンタ２１の値を上回ることのないように監視する。制御
メモリ６はデータメモリ５に比べ十分なメモリ容量を有
するものとし、バッファオーバフローはデータメモリ５
においてのみ生ずるものとする。具体的には、制御メモ
リ６の容量をデータメモリ５の容量と最小パケットのデ
ータ長とから求められる最大受信可能パケット数の制御
情報、すなわちパケットのデータ長を記憶できるだけの
容量とすることにより制御メモリ６のオーバ７０−を回
避できる。

第２図（ａ）および（ｂ）は以上の受信バッファ装置の
構成に従い、制御メモリ６内に格納されたデータ長なら
びにデータメモリ５内に格納された受信パケットの様子
を示す図である。同図は３つのパケットを受信した後の
様子を示し、アドレスカウンタ１２は制御メモリ６に終
了フラグを書き込んだアドレスを示しており、アドレス
カウンタ１１はデータメモリ５の空き領域の先頭アドレ
スを示している。またこのときは、受信されたパケット
の読み出しは開始されていないものとし、従ってアドレ
スカウンタ２２は制御メモリ６の第１のパケットのデー
タ長が格納されているアドレスを示してお、す、アドレ
スカウンタ２１はデータメモリ５の第１のパケットが格
納されている先頭アドレスを示している。

第１図に示す受信バッファ装置内の読み出し制御部２０
は書き込み制御部１０の出力１０−３が不活性状態であ
り書き込み制御を行っていないことを知ると受信された
パケットの読み出しを行う。

読み出し制御部２０がデータメモリ５に受信されたデー
タを読み出す場合、まず始めに制御メモリ６内に格納さ
れているデータ長を読み出すために、セレクタ８に対し
てアドレスカウンタ２２を選択するよう指示し、読み出
されたデータ長をデータ長カウンタ２３に設定する。読
み出し制御部２０はデータ長カウンタ２３に設定された
値が前述の終了フラグでないことを知るとデータメモリ
５からデータを読み出す制御を開始する。すなわち、セ
レクタ７に対してアドレスカウンタ２１の出力を選択す
るよう指示し、アドレスカウンタ２１を順次カウントア
ツプし、これと同期してデータ長カウンタ２３を順次カ
ウントダウンしてデータ長カウンタ２３の値が”′０”
になるまでデータの読み出しを続ける。

読み出し制御部２０は、データ長カウンタ２３が”０”
になったことを検出すると次の受信パケットの処理を行
うために再び制御メモリ６からデータ長を読み出し受信
パケットの読み出しを行う。

読み出し制御部２０は以上の制御を制御メモリ６から終
了フラグを検出するまで繰り返し行い受信パケットを読
み出す。また、読み出し制御部２０は書き込み制御部１
０の出力１０−３が活性状態になり書き込みが開始され
たことを知ると即座に読み出しを中断しデータメモリ５
、制御メモリ６の制御を書き込み制御部１０に引き渡し
、出力１０−３が不活性状態になった後に読み出しを再
開する。

（第１の実施例） 第１図に示す受信バッファ装置および第２図（ａ）、（
ｂ）に示す制御メモリ６、データメモリ５を用いて本発
明による第１の実施例について説明する。

第２図に示すように３つのパケットを受信した後に４つ
めのパケットを受信開始したものとする。このとき第１
図に示す受信バッファ装置の書き込み制御部１０は入力
端子１に入力されたパケットを順次データメモリ５内の
空き領域に格納し、各パケットの受信終了毎にアドレス
カウンタ１１が示すデータメモリ５内の空き領域の先頭
アドレスを同郡の出力１０−２によりラッチ１６に保持
する。データメモリ５の受信データの読み出しを指示す
るアドレスカウンタ２１が第２図に示すように第１の受
信パケットの先頭アドレスを示している場合には、オー
バフロー検出部１５はアドレスカウンタ１１がデータメ
モリ５の終了アドレスに一致し、さらにこのアドレスを
越えてアドレスカウンタ２１と一致した場合にオーバフ
ローを検出し書き込みを中止させる。すなわち、書き込
み制御部１０はこのオーバフローが検出されたことを知
るとすでに受信済みの第１の受信パケットの破壊を防ぐ
なめにこのパケットの受信を中止し、さらにアドレスカ
ウンタ１１にラッチ１６の保持値を格納させ、このパケ
ットの受信開始以前の値、つまり受信開始以前の空き領
域の先頭アドレスを再設定する。第２図を例においては
、３つめのパケットの受信を終了した時点においてアド
レスカウンタ１１の値は、空き領域の先頭アドレスを示
しており、書き込み制御部１０はこの値をラッチ１６に
保持するよう指示し、４つめのパケットの受信が中断さ
れたときに間部に出力１０−１によりラッチ１６の出力
をアドレスカウンタ１１に設定する。また、書き込み制
御部１０はオーバフロー検出部１５からのオーバフロー
検出信号を受けた場合には制御メモリ６へのデータ長の
書き込みは行わない。

このようにパケットの受信中にバッファオーバフローが
発生した場合には、データメモリ５、制御メモリ６の状
態をこのパケットの受信開始以前の状態に戻すことによ
り無効なデータをメモリ上に保持することがないために
メモリの効率的な使用が可能である。

（第２の実施例） 第３図を用いて本発明の第２の実施例について説明する
。第２の実施例は本発明をダブルバッファメモリ構成に
適用したものである。第２の実施例においては同図に示
すように、データメモリは第１のデータメモリ５と第２
のデータメモリ５′とを備え、さらに制御メモリは第１
の制御メモリ６と第２の制御メモリ６′とを備え、いず
れもダブルバッファメモリ構成とする。ダブルバッファ
メモリの切り替えおよびデータの読み出しはプロセッサ
３０が行う。プロセッサ３０はセレクタスイッチ３１お
よび３４を用いて各メモリへのデータ線の切り替えを行
い、セレクタスイッチ３２および３３を用いて各メモリ
へのアドレス線の切り替えを行う。書き込み制御部１０
は第１の実施例と同様にして、１つのパケットの受信を
終了する毎にアドレスカウンタ１１の示すデータメモリ
５内の空き領域の先頭アドレスをラッチ１６に保持する
。また、オーバフロー検出部１５”はアドレスカウンタ
１１の値をデータメモリ５もしくは５′の最後アドレス
カウンタ１１の値がデータメモリ５の最後アドレスと一
致した場合にオーバフローを検出することができ、アド
レスカウンタ１１の値がある一定値と等しいか否かを比
較すればよいので第１の実施例に比べて簡単なハードウ
ェアで構成することができる。

今、プロセッサ３０は書き込み制御部１０が第１のデー
タメモリ５と第１の制御メモリ６とを使い受信を行うよ
うに、またプロセッサ３０自身が第２のデータメモリ５
′と第２の制御メモリ６′内にすべて受信済みのパケッ
トの処理を行うように、各セレクタスイッチを設定した
とする。なお、このとき書き込み制御部１０とプロセッ
サ３０は同時に動作することが可能である。書き込み制
御部１０は第１の実施例と同様にしてパケットを第１の
データメモリ５に受信するとともに、受信中にオーバフ
ロー検出部１５′がオーバフローの発生を検出すると書
き込み制御部１０はパケットの受信を中止し、アドレス
カウンタ１１にラッチ１６の保持値を格納させ、オーバ
フローを発生させたパケットの受信開始以前の値、つま
り受信開始以前の空き領域の先頭アドレスを再設定する
。従って、オーバフローを発生させたパケットは廃棄さ
れ空き領域が確保される。

一方プロセッサ３０は第２のデータメモリ５′２−第２
の制御メモリ６′にデータバス３０−１、アドレス３〇
−２を接続して自己のメモリ空間の一部として自由にア
クセスすることが可能であり、受信パケットの処理を第
２の制御メモリ６′に格納されたデータ長を基に行うこ
とが可能である。なお、プロセッサ３０は第２のデータ
メモリ５′内のパケットをすべて処理し第２のデータメ
モリ５′をあき状態にすると、ダブルバッファメモリの
切り替え制御を行うために書き込み制御部１０に対して
以後受信されるパケットについては第２のデータメモリ
５′および第２の制御メモリ６′を用いて受信を行うよ
うに指示し、プロセッサ３０自身は第１のデータメモリ
５および第２の制御メモリ６に受信されたパケットの処
理を開始するために、各セレクタスイッチを切り替える
。このように、ダブルバッファメモリの切り、替えはプ
ロセッサ３０が一方のデータメモリのパケットを処理し
た後に交互に切り替える。

以上のように、データメモリおよび制御メモリを二重化
したことにより処理の効率を高めることができるととも
に、データメモリのオーバフロー検出の簡単化が可能と
なる。さらに、パケットの読み出しをプロセッサにより
行うためにデータの転送のみならず多様な受信処理が可
能である。

また、第１の実施例および第２の実施例ともにデータメ
モリ内に格納されたパケット特定するための制御情報と
して、受信パケットのデータ長を制御メモリに書き込む
ものとしたが、制御情報としてはこの他にパケットが格
納されている先頭アドレスを使用することも可能である
。

（発明の効果） 以上述べてきたように本発明によれば、パケットを格納
するデータメモリの空き領域よりおおきなパケットが到
着し、このパケットの受信途中においてバッファオーバ
フローが検出されこのパケットの受信が中断された場合
に、このデータを直ちに廃棄し空き領域を確保すること
ができるためにメモリ容量を効率的に使用することが可
能である。

【図面の簡単な説明】

第１図は本発明に基づく受信バッファ装置の第１の実施
例を示す図、 第２図（ａ）は第１図に示した受信バ６ツファ装置内の
制御メモリ６の内容を示す図、 第２図（ｂ）は第１図に示した受信バッファ装置内のデ
ータメモリ５の内容を示す図、 第３図は本発明に基づく受信バッファ装置の第２の実施
例を示す図、 第４図、第５図および第６図は従来技術による受信バッ
ファメモリの使用例を示す図、 図において、１．２．３は入力端子、４は出力端子、５
．５′はデータメモリ、６．６′は制御メモリ７．８．
９はセレクタ、１０は書き込み制御部、１１．１２．２
１．２２はアドレスカウンタ、１３．２３はデータ長カ
ウンタ、１４はフラグレジスタ、１５．１５′はオーバ
ーフロー検出部、１６はラッチ、３１．３２．３３．３
４はセレクタスイッチ、３０はプロセッサ３０を示す。 享　　１　　図 多　　２　　図 多　　３　　面 半　　５　　図 昂　　６　　図

Claims (1)

1. 【特許請求の範囲】 １　ブロック化されたデータを受信する受信バッファ装
   置において、データをブロック毎に格納するデータメモ
   リと前記データメモリ内に格納されたデータのブロック
   位置を特定する制御情報を格納する制御メモリと、前記
   データメモリおよび制御メモリへの書き込みを制御する
   書き込み制御部と、前記データメモリへのデータを書き
   込む番地を指定するアドレスカウンタと前記データメモ
   リのオーバーフローを検出する検出回路を具備し、前記
   書き込み制御部は、前記データメモリの前記アドレスカ
   ウンタの示す番地に逐次データをを格納し、データの１
   ブロックの格納を終える毎に前記制御メモリに前記制御
   情報を書き込み、前記データメモリ内にデータを格納し
   ている途中に前記データメモリのオーバーフローが前記
   検出回路により検出された場合には、前記データメモリ
   内へのデータ格納を中止するとともに、前記制御メモリ
   への前記制御情報の書き込みを行わないことを特徴とす
   るデータバッファ装置。 ２　前記書き込み制御部は、ブロック化されたデータの
   書き込み開始における前記アドレスカウンタの値を保持
   する保持回路を具備し、前記データメモリのオーバーフ
   ローが前記検出回路により検出された場合には、前記ア
   ドレスカウンタの内容を前記保持回路の保持値に戻すこ
   とを特徴とする特許請求の範囲第１項記載の受信バッフ
   ァ装置。