JPH08214008A - 自己ルーチングスイッチ - Google Patents

Abstract

(57)【要約】 【課題】 Banyan type の自己ルーチング通話路を改良
した多ルートを備えた自己ルーチング交換システムに最
適な自己ルーチングスイッチを提供することを目的とす
る。 【解決手段】 入線に対応する出線に至るまでのパスを
設定するための制御情報を生成し伝送情報と共に送信す
るように構成され、１つの入線から１つの出線に至るま
でのパスが形成されかつ、制御情報を監視して、当該伝
送情報を当該入線から自律的に当該出線へ送出せしめ、
非同期転送モードの呼の接続制御を行う自己ルーチング
スイッチであって、各前記伝送情報を格納するバッファ
メモリ８５と、バッファメモリ８５内の格納状況の監視
結果を出力する監視手段１０１と、該監視結果によりバ
ッファメモリ８５の負荷状態を認識してその格納状態を
制御する制御手段１０５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｎ本（Ｎは自然
数。以下同じ。）の入線とＮあるいはＭ本の出線とをも
ち、高速パケット交換や非同期転送モード交換などに用
いて好適なＮ×ＮあるいはＮ×Ｍの自己ルーチング交換
システムにおける自己ルーチングスイッチに関する。

【０００２】電話交換（回線交換）では、一旦通話路が
設定されるとその呼の通話終了まで該通話路は保持され
る。多重伝送の場合は各呼（チャネル）が高速に切換え
られるが、各呼のフレーム上の位置は一定であるから、
単純な逐次切換えでよい。これに対してパケット交換で
は各パケットはそれぞれ行先を持っており、時系列で見
た各パケットの行先はバラバラであるから、上記の２方
法は採用できず、一旦プロセッサがそのメモリに取込
み、出線へ分配するという方法（メモリ交換）がとられ
ている。しかしこのメモリ交換は時間を要するので、高
速交換が要求される場合は適当でない。

【０００３】自己ルーチング通話路は、特に高速パケッ
ト交換や非同期転送モード交換のように、パケット毎、
又はセル（非同期転送モードブロック）毎に異なる出線
へ高速にスイッチングする場合にそして通話路を外部か
ら集中的にソフトウェアで制御することが、高速な呼処
理にとって望ましくない場合に、好適である。

【０００４】

【従来の技術】Banyan type の自己ルーチング（self r
outing）通話路が既に提案されている（例えば、intern
ational Zurich seminer on digital communications 1
986, D4.1, R.W.Muise et al (AT & T Bell Laborator
y) "experiments in wideband packet technology" P.1
35 to P.139) 。

【０００５】図１は従来例であるバンヤン（Banyan) ty
peの自己ルーチング通話路を表す回路図である。これは
２×２単位自己ルーチングスイッチＳ_ij（ｉｊは１１，
１２，……）を図示の如く逆シャッフル結線して構成さ
れ（本例では８×８ Ｂａｎｙａｎが示されている）、
入線側の各パケットには、出線を示す制御情報（本例で
はバイナリ表示の出線番号）を持たせ、この制御情報を
用いて各スイッチを操作して指定された出線へ伝送情報
（ＩＮＦ）を送る。例えば制御情報が“０１０”で、こ
のパケットがＳ₁₁のＩＮ１に入力したとすると、この初
段（ｉ＝１）スイッチは制御情報のＭＳＢが“０”であ
るからこのパケットを自己の“０”出力へ送出し、これ
を受けてＳ₂₁は該ＭＳＢの次のビットを見てこれは１で
あるから“１”出力へ送出し、これを受けてＳ₃₂はＬＳ
Ｂをみてこれは“０”であるから“０”出力へ送り、こ
うして該パケットは目的の出線０１０番へ送出される。

【０００６】図２は図１の通話路の規模を拡大する場合
の構成を示す図であり、上記のBanyan type の自己ルー
チング通話路では、入／出線数を増加するには、例えば
１６×１６ Ｂａｎｙａｎにするには、図２の如くす
る。即ち４×４ Ｂａｎｙａｎを２個並べ、その出側に
２×２単位スイッチを４個並べ、図示のように結線して
８×８ Ｂａｎｙａｎを構成し、同様にして８×８ Ｂ
ａｎｙａｎを２個並べ、出側に２×２単位スイッチを４
×２個並べ、図示のように結線して１６×１６Ｂａｎｙ
ａｎにする。３２×３２ Ｂａｎｙａｎなども同様にし
て構成できる。一般にＮ×Ｎ Ｂａｎｙａｎであれば２
×２単位スイッチをｌｏｇ₂ Ｎ段縦続接続して、伝送情
報を目的とする出線へ送出することができる。なお単位
スイッチでは、輻輳回避のため出端子は入端子の２倍の
動作速度を持つ。

【０００７】

【発明が解決しようとする課題】上述したようにBanyan
type の自己ルーチング通話路は２分法の原理に基づい
て構成されるため、規模拡張は、Ｎ×Ｎのスイッチ２個
と２×２のスイッチＮ個を組合わせて２Ｎ×２Ｎスイッ
チを作るという要領で行われ、増設単位が２倍単位でモ
ジュール構成が取りにくく、結線も出線側を全て張り直
す必要があるという問題があり、自己ルーチング交換シ
ステムに組み込まれる通話路としては、実用上不便であ
る。

【０００８】

【課題を解決するための手段】本発明の目的は、上記Ba
nyan type の自己ルーチング通話路を改良した多ルート
を備えた自己ルーチング通話路により、自己ルーチング
交換システムを構築することであり、さらに具体的に
は、上記のような自己ルーチング交換システムに好適な
自己ルーチングスイッチを提供することである。

【０００９】

【発明の実施の形態】図３は本発明に係る自己ルーチン
グ交換システムにおける通話路の第１実施例を示す構成
図である。この第１実施例の自己ルーチング通話路３０
は１または複数の基本スイッチングユニットからなる。
本図では１つの基本スイッチングユニットからなる通話
路３０を示す。この基本スイッチングユニットは、入力
段自己ルーチングスイッチモジュール（ＳＲＭ）３１
と、中間段自己ルーチングスイッチモジュール（ＳＲ
Ｍ）３２と、出力段自己ルーチングスイッチモジュール
（ＳＲＭ）３３とから構成される。かくして本発明では
ＳＲＭ_ijを図示のように多段リンク接続する。

【００１０】Banyan type でも単位スイッチＳ_ijは多段
接続されるが、これは多段リンク接続ではない。入線、
出線間に形成されるパスは１つだけで、例えば図１のＳ
₁₁に入った伝送情報が出線１１１番へ出るべきなら、Ｓ
₁₁→Ｓ₂₂→Ｓ₃₄のルート１つしかなく、Ｓ₁₁→Ｓ₂₃→Ｓ
₃₄の如き他のルートは存在しない。この点、本発明の多
段リンク接続では、ＳＲＭ₁₁→ＳＲＭ₂₁→ＳＲＭ₃₁の他
にＳＲＭ₁₁→Ｓ₂ ｍ→ＳＲＭ₃₁の如き他のパスがある。

【００１１】入線Ｎ本に対し、入力段ＳＲＭ３１のスイ
ッチＳＲＭ₁₁〜ＳＲＭ_1N/nは各々、入力端数はｎ、出力
端数はｍ、個数はＮ／ｎとし、中間段ＳＲＭ３２のモジ
ュールＳＲＭ₂₁〜ＳＲＭ_2mは各々、入力端数をＮ／ｎ、
出力端数をＮ／ｎ、個数をｍとし、出力段ＳＲＭ３３の
モジュールＳＲＭ₃₁〜ＳＲＭ_3n/Nは各々、入力端数を
ｍ、出力端数をｎ、個数をＮ／ｎとする。Ｌ_ijは１次リ
ンク、Ｍ_ijは２次リンクである。

【００１２】入力段モジュール（３１）ＳＲＭ₁₁〜ＳＲ
Ｍ_1N/nの入力端は入線に接続し、出力端は中間段ＳＲＭ
３２の各モジュールの入力端へ接続し、ＳＲＭ₁₁のｍ個
の出力端はｍ個の中間段ＳＲＭのモジュールＳＲＭ₂₁〜
ＳＲＭ_2mの各入力端の１つへ接続する。ＳＲＭ_1N/n等も
同様に、接続し、中間段のモジュールの各Ｎ／ｎ個の出
力端も出線側のＮ／ｎ個のモジュールＳＲＭ₃₁〜ＳＲＭ
_3N/nの各ｍ個の入力端の１つに接続する。

【００１３】この例ではスイッチモジュールＳＲＭ_ijは
入力段、中間段、出力段と３段構成であるが、さらに、
中間段を図３と同様の３段で構成し、合計５段などにし
てもよい（基本スイッチングユニットが２つになる）。
また入力段スイッチモジュールＳＲＭ₁₁〜ＳＲＭ_1N/nの
入力端の総数はＮ個で入線数と等しくしてあり、出力段
のスイッチモジュールＳＲＭ₃₁〜ＳＲＭ_3N/nの総出力端
数はＮで出線数と等しくしてあり、また中間段のスイッ
チモジュールＳＲＭ₂₁〜ＳＲＭ_2mの入力端数はｍＮ／ｎ
で入力段スイッチモジュールの出力端数と等しく、出力
端数もｍＮ／ｎで出力段スイッチモジュールの入力端数
と等しくなっていて空きはない例を示しているが、これ
は空きがあるようにしておいてもよい。特に増設が予想
される場合は中間段スイッチモジュールを多く（所要数
だけ）設置し、入、出力段スイッチモジュールを少なく
設置しておくとよい。

【００１４】図４は自己ルーチングスイッチパスの入線
側に現れる情報のフォーマットの第１例を示す図、図５
は自己ルーチングスイッチパスの入線側に現れる情報の
フォーマットの第２例を示す図である。入線に入ってく
るパケットあるいはセルには図４および５に示すように
ルーチングヘッダからなる制御情報（Ｃ・ＩＮＦ）ＲＨ
₁ ，ＲＨ₂ ，……ＲＨ_n を持たせておく。これは図４の
ように伝送情報（Ｔ・ＩＮＦ）と直列でもよく、図５の
ように並列でもよい。後者の場合は勿論制御情報専用線
が必要である。制御情報ＲＨ₁ ，ＲＨ₂ ，……は第ｉ次
リンクの番号すなわち第ｉ段のスイッチモジュールの出
力端番号を示すもので、各スイッチモジュールはこの番
号を見て伝送情報を該当リンクすなわち、指定の出力端
へ案内する。

【００１５】この自己ルーチング通話路（スイッチ網）
３０では、中間段スイッチモジュールＳＲＭ₂₁〜ＳＲＭ
_2mを所要数（ｍ個）設け、入力および出力段スイッチモ
ジュールは設置可能数（Ｎ／ｎ個）より少なく設置して
おくと、増設に当たっては単に入力および出力段スイッ
チモジュールを追加し、該入力、出力段スイッチモジュ
ールに対する結線を行えばよく、このとき既設のスイッ
チモジュールとその配線に対しては何ら変更を加える必
要がない。

【００１６】またこの自己ルーチング通話路３０では入
線および出線間のパスのルートの種類が複数であり、Ba
nyan type のように１つしかルートがないのに比して、
トラフィックの輻輳時の処理に大きな利点を有する。即
ち、パケット交換あるいはセル交換では、特にデータの
伝送を行うとき、データ発生量は時間的に大幅に変わる
ことが多く、このため単一のパスでは伝送遅延が大幅に
変動する。しかし本発明のように複数パスがあれば、負
荷を分散させることが可能であり、さらに、輻輳時に他
のルートをとらせることができ、伝送遅延を少なくする
ことができる。

【００１７】図６は図３に示す第１実施例に係る通話路
の具体例を示す図であり、Ｎ≧９，ｎ＝ｍ＝３とした場
合の例を示す。３×３のＳＲＭ_ijは入力段、中間段、出
力段に各３個あり、１次リンクＬ₁₁，Ｌ₁₂，Ｌ₁₃は入力
段スイッチモジュールＳＲＭ ₁₁の３個の出力端を中間段
スイッチモジュールＳＲＭ₂₁〜ＳＲＭ₂₃の各１番目最上
段の入力端へ接続し、１次リンクＬ₂₁〜Ｌ₂₃，Ｌ₃₁〜Ｌ
₃₃もこれに準ずる。２次リンクＭ₁₁〜Ｍ₁₃は、中間段ス
イッチモジュールＳＲＭ₂₁の３個の出力端を出力段の３
個のスイッチモジュールＳＲＭ₃₁〜ＳＲＭ₃₃の各１番目
の入力端へ接続し、２次リンクＭ₂₁〜Ｍ₂₃，Ｍ₃₁〜Ｍ₃₃
もこれに準ずる。

【００１８】この自己ルーチング通話路では最初にＳＲ
Ｍ₁₁，ＳＲＭ₂₁〜ＳＲＭ₂₃，ＳＲＭ ₃₁を設置しておく
と、ＳＲＭ₁₂とＳＲＭ₃₂，ＳＲＭ₁₃とＳＲＭ₃₃の設置は
既設部分を何ら変更することなく、単にＬ₂₁〜Ｌ₂₃，Ｌ
₃₁〜Ｌ₃₃及びＭ₂₁〜Ｍ₂₃，Ｍ₃₁〜Ｍ₃₃を図示の如く結線
するだけで行うことができる。また例えば入線＃９を出
線＃３へ導くパスはＳＲＭ₁₃→ＳＲＭ₂₁→ＳＲＭ₃₁，Ｓ
ＲＭ₁₃→ＳＲＭ₂₂→ＳＲＭ₃₁，ＳＲＭ₁₃→ＳＲＭ₂₃→Ｓ
ＲＭ₃₁の３パスがあり、ＳＲＭ₁₃とＳＲＭ₃₁間のトラフ
ィックをＳＲＭ₂₁〜ＳＲＭ₂₃へ分散させる事ができ、さ
らにＳＲＭ₂₁にトラフィックが集中していて遅れが出る
ような場合にはＳＲＭ₂₂又はＳＲＭ₂₃経由のパスに変更
すればよく、遅れを少なくすることができる。

【００１９】図７は自己ルーチングスイッチモジュール
（ＳＲＭ）の具体例を示す回路図であり、３×３構成の
ＳＲＭを例にとって示す。Ｉ_i は制御情報検出回路、Ｄ
_i は伝送情報遅延回路、ＤＭ_i はデマルチプレクサ、Ｄ
ＥＣ_i は制御情報デコード回路、ＦＭ_ijはバッファメモ
リ、例えばFirst-IN First-Out（ＦＩＦＯ）メモリ、Ｓ
ＥＬ_i はセレクタ、ＳＣ_i はＦＩＦＯのメモリＦＭ_ijの
リクエスト信号Ｒ_ijを受けてセレクタＳＥＬ_i の制御を
行うセレクタ制御回路である。

【００２０】入力端＃１〜＃３（ｉ）に入る信号は前述
の伝送情報＋制御情報（Ｔ・ＩＦＮ＋Ｃ・ＩＮＦ）の形
をしており、検出回路Ｉ_i はこの制御情報を抽出してデ
コード回路ＤＥＣ_i へ送る。制御情報は、自己ルーチン
グ通話路１０が３段構成であれば１段（入力段）目用ル
ーチングヘッダＲＨ₁ 、２段（中間段）目用ＲＨ₂ 、３
段（出力段）目用ＲＨ₃ の３種あるから、検出回路Ｉ_i
は当該自己ルーチングスイッチモジュールＳＲＭが第何
段目であるかにより、該当する制御情報ＲＨを抽出す
る。デコード回路ＤＥＣ_i は入力された制御情報が出力
端ｊを示すものであれば、デマルチプレクサＤＭ_i を操
作して当該ＦＩＦＯメモリＦＭ_ijに伝送情報を送る。例
えば入力端＃１の制御情報が出力端＃２を示すものであ
れば、ＤＥＣ₁ はＤＭ₁ を操作して入力端＃１の情報を
ＦＭ₂₁に入力する。セレクタ制御回路ＳＣ₁ はＦＩＦＯ
メモリＦＭ₁₁〜ＦＭ₁₃に伝送情報が入ると、セレクタＳ
ＥＬ ₁ を操作して該伝送情報を出力端＃１へ送出する。
他も同様である。

【００２１】セレクタ制御回路ＳＣ_j は、例えばＦＩＦ
ＯメモリＦＭ_ijからのリクエスト信号Ｒ_ijを常時走査し
ており、リクエスト信号Ｒ_ijが検出されると、当該ＦＩ
ＦＯメモリＦＭの内容をセレクタＳＥＬ_i を通して出力
させるように動作する。あるいはＲ_ijは割込み入力とし
てＳＣ_j に入力し、割込みが入るとＳＣ_j は当該ＦＩＦ
ＯメモリＦＭの内容をセレクタＳＥＬを通して出力させ
る。

【００２２】ＦＩＦＯメモリＦＭ_ijに複数パケットある
いはセル分の容量を持たせておくと、バッファ機能が得
られ、一時的に伝送データが増大するような場合にも充
分対応できる。自己ルーチングスイッチモジュールＳＲ
Ｍ_ijは入力端３個、出力端３個に限らず、一般的には入
力端ｎ個、出力端ｍ個、こゝでｎ＞ｍ，ｎ＝ｍ、または
ｎ＜ｍであってよい。ｎ＞ｍのときは同じ出力端を共用
する複数の入力端が発生するが、伝送量が小さい呼（チ
ャネル）ならこれで充分処理できる。ｎ＜ｍのときは１
つの入力を２つの出力に分けて出すことが可能で、入側
高速、出側低速という場合に対応できる。勿論過剰分は
遊びとしてもよい。

【００２３】同様の理由で、図６も、３×３自己ルーチ
ングスイッチモジュールを使用するからと言って中間段
スイッチモジュールＳＲＭ₂₁〜ＳＲＭ₂₃は３個、とは限
らず、２個でも４個でもよい。また段数は３段に限ら
ず、例えば図６あるいは図３全体を中間段とし、これに
入力段、出力段スイッチモジュールを付加して総計５段
構成とし、更に同様な手法で７段構成にしてもよい。但
し一般的には３段が適当である。

【００２４】制御情報Ｃ・ＩＮＦはBanyan type などで
行われているように、入力側で当該呼（パケット又はセ
ル）に直列に又は並列に付加する。発呼時に、呼処理に
より、ある呼に対する制御情報を決定したら、その呼の
ＶＣＮ（Virtual channel number）と該制御情報をテー
ブルに登録しておき、入力してくる該呼に対しては該テ
ーブルを参照して該制御情報を付加する。制御情報は、
この多段リンク構成のスイッチモジュール群を通って行
く間必要であるから付加されているが、出線に出れば不
必要であるから除かれる。

【００２５】以上説明したように図３〜図７の構成によ
れば、既設配線の変更なしに入、出線数の増減が可能で
あり、その増減量は２の倍数に限ることなく、スイッチ
モジュールの入、出力端の数を単位として増減すること
ができる。中間段スイッチモジュールは入、出線の増設
に備えて入、出線側のスイッチモジュール数より多く設
けておくとよい。ただし多重化で入、出線側スイッチよ
り少数とすることも可能である。

【００２６】またこの自己ルーチング通話路３０は、
入、出線間をつなぐパスが複数あるので輻輳時であって
も遅延が少ない。図８（Ａ）は本発明に係る自己ルーチ
ング交換システムの概要を示すブロック図であり、本図
において、１０はルート設定手段であり、２０は自己ル
ーチング通話路（ＳＲＳＰ：self routing speech pat
h）である。ルート設定手段１０は、複数の入線＃１，
＃２…＃Ｎの各々より入力された情報を受信する。この
情報は本来の伝送情報（音声情報とか、ファクシミリデ
ータとか、等）Ｔ・ＩＮＦと識別情報Ｉ・ＩＮＦの対か
らなる。識別情報は前述した非同期転送モード交換のも
とで、各セルに付される識別番号（バーチャル・チャネ
ル・番号（ＶＣＮ）のような）のことであり、またパケ
ット交換網のもとで、各パケットに付される識別番号で
ある。その識別番号（ＶＣＮ）を図８（Ｂ）を参照して
説明する。図８（Ｂ）はパケット交換網を示す。図８
（Ｂ）において、スイッチ０〜ｎはパケット交換システ
ムであり、ＣＰ₀ 〜ＣＰ_n はスイッチ０〜ｎに対する呼
処理部であり、Ｘはスイッチ０に属する発呼端末、Ｙは
スイッチｎに属する受呼端末、ＶＣＮ₀ 〜ＶＣＮ_n はリ
ンク０〜リンクｎへの識別番号である。ＣＰ₀ が端末Ｘ
からの呼の発生を検出し、その呼の相手先（端末Ｙ）を
認識すると、呼設定フェーズを遂行する。呼処理部ＣＰ
₀ ，ＣＰ₁ 〜ＣＰ_n の間のやりとりによって、送信パス
が設定されると、各呼処理部は各リンクへの識別番号Ｖ
ＣＮ₀ 〜ＶＣＮ_n をそれぞれ割り当てる。そして、ＶＣ
Ｎ₀ ／ＶＣＮ₁ ，ＶＣＮ₁ ／ＶＣＮ₂ …ＶＣＮ _n-1 ／Ｖ
ＣＮ_n というような識別番号の対の対応関係を記憶す
る。その後、各呼処理部はパケット伝送フェーズを生成
する。このパケット伝送フェーズにおいては、ＣＰ
₀ は、端末Ｘをリンク０に接続するようにスイッチ０を
制御し、端末Ｘからのパケットのヘッダに識別番号ＶＣ
Ｎ₀ を付加する。ＣＰ₁ がその識別番号ＶＣＮ₀ を検出
すると、該ＣＰ₁ は端末Ｘからのパケットの受信および
該パケットの宛先を認識する。このＣＰ₁ は、リンク０
をリンク１に接続するようにスイッチ１を制御し、さら
に、ＶＣＮ₀ をＶＣＮ₁ に変換して当該識別番号ＶＣＮ
₁をパケットに付加する。他のＣＰ₂ 〜ＣＰ_n-1 の動作
は、上述したＣＰ₁ の場合と全く同じである。

【００２７】ＣＰ_n は識別番号ＶＣＮ_n を検出すると、
端末Ｙへのパケットの受信を認識し、該受信パケットを
端末Ｙへ転送するようにスイッチｎを制御する。図８
（Ａ）において、ルート設定手段１０は既述の呼設定フ
ェーズを遂行するが、呼転送フェーズは、該ルート設定
手段１０、すなわち自己ルーチングスイッチの制御なし
に自動的に実行される。

【００２８】ルート設定手段１０は、入線の情報から上
記識別情報を監視し、この識別情報に従って制御情報Ｃ
・ＩＮＦを生成する。自己ルーチング通話路（ＳＲＳ
Ｐ）２０は、かくして生成された制御情報Ｃ・ＩＮＦに
基づいて、前記入線の伝送情報を前記出線より送出す
る。この場合、ＳＲＳＰ２０は、その中にマルチパスを
形成する。従来のＳＲＳＰ（図１、図２）では１つの入
線から１つの出線に至るまでのパスは１つしか存在しな
いが、本発明のＳＲＳＰ２０では１つの入線から１つの
出線に至るまでのパスは複数あり、マルチパスを形成す
る。どのパスを選択するかは、ルート設定手段１０が決
める。

【００２９】さらに、本発明のＳＲＳＰ２０内には、少
なくとも伝送情報（必要ならば伝送情報と制御情報の双
方）を一時的に保持するバッファメモリ手段をも内蔵
し、ＳＲＳＰ２０内での情報転送に対し時間的調整を加
えることができる。なお、ＳＲＳＰ２０の第１実施例は
既に図３〜図７にて説明した。ＳＲＳＰ２０の第２、第
３、第４および第５実施例はそれぞれ後述の図２９，３
０、図３１〜図３４、図３５〜図３７および図３８，３
９に示す。

【００３０】図９は本発明に係る自己ルーチング交換シ
ステムの構成例を示す図であり、該システム内の自己ル
ーチング通話路（ＳＲＳＰ）２０としては図３のＳＲＳ
Ｐ３０（第１実施例）を用いた例を示している。制御情
報Ｃ・ＩＮＦは、各入線側に設けられた制御情報付加回
路１１−１〜Ｎにおいて呼処理部１２の制御により付加
される。

【００３１】図８（Ｂ）で説明したとおり、呼処理部１
２は、識別番号の対に対し入線および出線間の対応関係
を設定し、入力パケットの各識別番号について自己ルー
チング通話路３０内の転送パスを決定する。図６で述べ
たように、転送パスは制御情報Ｃ・ＩＮＦによって識別
され、呼処理部は、該制御情報Ｃ・ＩＮＦをもとに識別
番号の対の対応関係を、各付加回路のテーブル内に設定
する。即ち、入力情報のヘッダ内の識別情報Ｉ・ＩＮＦ
例えばＶＣＮを抽出する。付加回路は抽出された識別番
号をもとにテーブルを検索して対応する識別番号と制御
情報を見つけ出し、検索した制御情報および識別番号を
付加回路１１−１〜Ｎにおいて、入力情報に付加する。

【００３２】図１０はルート設定手段の出力に現れる情
報のフォーマットの第１例を示す図、図１１はルート設
定手段の出力に現れる情報のフォーマットの第２例を示
す図であり、既述の図４および図５に相当する。図１０
においては、入力情報である伝送情報Ｔ・ＩＮＦと識別
情報Ｉ・ＩＮＦの対に対して、さらに制御情報Ｃ・ＩＮ
Ｆがシリーズに付加された様子を示し、図１１ではＴ・
ＩＮＦ＋Ｉ・ＩＮＦの対に対してＣ・ＩＮＦがパラレル
に付加された状態を示す。なお、図１０のＩ・ＩＮＦも
図１１のＩ・ＩＮＦも等価である。

【００３３】図１２はルート設定手段の具体例を示す回
路図である。本図において、ルート設定手段１０で、ど
のように制御情報Ｃ・ＩＮＦが付加されるかについて、
パケット情報が入力情報である場合を例にとって説明す
る。まずパケット情報の送出元はパケットの送出に先立
って、パケット転送先を呼処理部１２に通知するための
呼設定フェーズを実行する。呼処理部１２のマイクロプ
ロセッサ（ＭＰＵ）１５は通知された転送先と送出元と
により当該パケットが通過すべき通話路のパスを設定
し、また次のリンクに対する識別番号を決定する。そし
て、このパケットが入力される各スイッチモジュールの
切り換え情報である制御情報Ｃ・ＩＮＦ、すなわちＲＨ
₁ ，ＲＨ₂ ，ＲＨ₃ および次のリンクに対する識別番号
を、転送先を示す識別情報（ＶＣＮ）に対応したアドレ
スに格納する。

【００３４】次にパケットの転送フェーズにおいて実際
にパケットを送出する。このパケットは伝送情報とこの
伝送情報の先頭に付加された、識別情報（ＶＣＮ₀ ）か
らなるヘッダ部とで構成されている。同期回路１７は、
ヘッダ部の同期パターンを用いて入力パケットと同期を
とる。通話路に転送されてきたパケットは付加回路１１
−１のバッファ１３に格納されるとともに、識別情報部
分Ｉ・ＩＮＦは、同期回路１７の制御のもとでレジスタ
１８を介し、デコーダ１９へ入力される。デコーダ１９
は入力されたパケットの識別情報（識別番号ＶＣＮ₀ ）
を受信するとこの識別情報ＶＣＮ₀ をアドレスとしてテ
ーブル１６をアクセスする。テーブル１６には前述した
ように各識別情報ＶＣＮ₀ 対応に制御情報および次のリ
ンクにおけるパケットを示す識別情報（ＶＣＮ₁ ）が格
納されている。そして、パケットの先頭にこれら制御情
報およびＶＣＮ₁ を付加するために、テーブル１６から
読み出された制御情報をセレクタ（ＳＥＬ）１４に送出
する。同期回路１７はセレクタ１４の切り換え制御を行
い、まず制御情報Ｃ・ＩＮＦおよび新しい識別情報ＶＣ
Ｎ₁ を送出させ、そのあとバッファ１３からパケットの
伝送情報部分を読み出し、セレクタ１４を介して通話路
ＳＲＳＰ３０へ送出する。

【００３５】以上のようにして、通話路３０の入線側に
て各パケットの先頭に制御情報と次の伝送路における識
別情報を付加する。上記の説明から明らかなように、パ
ケット転送制御は、マイクロプロセッサ１５による制御
ではなく、ハードウェアによって行われる。図１３は制
御情報を具体的に表した図であり、相互に異なるルーチ
ングヘッダＲＨが、相互に異なるパスを選択する様子を
図解的に示す。ＲＨの右側ブロックの数字は、ＳＲ
Ｍ₁₁，ＳＲＭ₁₂，ＳＲＭ₁₃の出力線を示し、ＲＨの中央
ブロックの数字は、ＳＲＭ₂₁，ＳＲＭ₂₂，ＳＲＭ₂₃の出
力線を示し、ＲＨの左側ブロックの数字は、ＳＲＭ₃₁，
ＳＲＭ₃₂，ＳＲＭ₃₃の出力線を示す。すなわち、各ブロ
ックの数字は、Ｌ₁₁，Ｌ₁₂，Ｌ₁₃…Ｍ₁₁…の如きライン
シンボルの右側サブインデックスに対応する数字であ
る。

【００３６】既に述べたように本発明の自己ルーチング
交換システムは、従来のBanyan type 通話路に比べて、
格段に容易に規模拡張を行うことができる。交換システ
ムの規模拡張の大部分は、通話路の規模拡張であるか
ら、通話路の規模拡張が容易に行えることは非常に有利
である。Banyan type 通話路の規模の拡張を行う際には
通話路の動作を一旦停止させて配線をし直す必要があ
り、通話路動作状態のままでの通話路の拡張はできな
い。よって通話路拡張の際には通信サービスが低下す
る。

【００３７】図１４は本発明に基づいて、スイッチ段を
増加させることなく規模拡張された自己ルーチング通話
路を示す結線図である。将来の規模拡張を予定するに
は、入力端数と出力端数が異なる２種類の自己ルーチン
グスイッチモジュール（ＳＲＭ）４１〜５２を多段リン
ク接続して自己ルーチング通話路ＳＲＳＰを構成し、各
段（入力段、中間段）の各自己ルーチングスイッチモジ
ュールＳＲＭを後段の全ての自己ルーチングスイッチモ
ジュールＳＲＭに対して１対多にリンク接続することに
よって、通話路ＳＲＳＰを動作させたまま、リンク段数
を変更することなく通話路の規模の拡張を行う自己ルー
チング通話路の構成方法が提供される。

【００３８】入、出力端数の異なる２種類の自己ルーチ
ングスイッチモジュール４１〜５２を多段リンク接続
し、各段の自己ルーチングスイッチモジュールの各々が
後段の全自己ルーチングスイッチモジュールに１対多に
接続されるように通話路を構成すれば、通話路の規模拡
張に際してもリンク段数が増えることがないので、通話
路を動作させたままでも規模拡張作業を行うことができ
る。なお、図１４において、ｋ×ｍおよびｍ×ｋは、入
力端数と出力端数の異なる２種類のＳＲＭがあることを
意味している。

【００３９】図１５は規模拡張前における、本発明に係
る４×４の自己ルーチング通話路の一例を示す結線図で
ある。本図中、６１および６２は入、出力端数が２×４
の自己ルーチングスイッチモジュールＳＲＭであり、６
５，６６，６９、および７１は入、出力端数が４×２の
自己ルーチングスイッチモジュールである。この自己ル
ーチング通話路ＳＲＳＰは自己ルーチングスイッチモジ
ュールを３段リンク接続したものであり、各自己ルーチ
ングスイッチモジュールは、規模拡張前は２×２のモジ
ュールと等価の動作をしている。

【００４０】上記の２×４や４×２をさらに一般化し
て、ｐ×ｑやｑ×ｐのように表すと、上記の自己ルーチ
ング通話路としては、入力段の各自己ルーチングスイッ
チモジュールをｐ×ｑ（ｐ＜ｑ）の構成とし、中間段の
各自己ルーチングスイッチモジュールおよび出力段の各
自己ルーチングスイッチモジュールをそれぞれｑ×ｐの
構成としたものを使用できる。

【００４１】この場合には、入力端数がｐ、出力端数ｑ
なる自己ルーチングスイッチモジュールを、入線対応に
複数個備えて入力段自己ルーチングスイッチモジュール
とする。また、入力端数がｑ、出力端数がｐなる自己ル
ーチングスイッチモジュールを複数個備えて中間段自己
ルーチングスイッチモジュールおよび出力段自己ルーチ
ングスイッチモジュールとする。

【００４２】そこで、入力段自己ルーチングスイッチモ
ジュールの各々の出力端のうちｐ個の出力端を中間段自
己ルーチングスイッチモジュールへ接続し、入力段自己
ルーチングスイッチモジュールの各々の残りの（ｑ−
ｐ）個の出力端を空き出力端とし、中間段自己ルーチン
グスイッチモジュールの各々の残りの（ｑ−ｐ）個の入
力端を空き入力端とする。

【００４３】また、出力段自己ルーチングスイッチモジ
ュールの各々の入力端のうちｐ個を、中間段自己ルーチ
ングスイッチモジュールの各々の出力端と接続し、出力
段自己ルーチングスイッチモジュールの各々の残りの
（ｑ−ｐ）個の入力端を空き入力端とする。図１６は図
１５における２×４の自己ルーチングスイッチモジュー
ルの一構成例を示す回路図であり、図１７は図１５にお
ける４×２の自己ルーチングスイッチモジュールの一構
成例を示す回路図である。図１６の構成も、図１７の構
成も、既述の図７の構成と基本的には同じであり、入力
端の数と出力端の数がアンバランスになっただけであ
る。したがって動作の説明は省略する。

【００４４】図１８は図１５の自己ルーチング通話路を
規模拡張した後の自己ルーチング通話路を示す結線図で
ある。具体的には４×４の自己ルーチング通話路（ＳＲ
ＳＰ）を８×８のＳＲＳＰに規模拡張した例を示す。図
中の斜線を施したブロックは新たに追加された自己ルー
チングスイッチモジュールであり、モジュール６３およ
び６４は入、出力端数が２×４のものであり、モジュー
ル６７，６８，７０、および７２は入、出力端数が４×
２のものである。

【００４５】このように、リンク接続段数を増やすこと
なく、各段でそれぞれ二つずつモジュールを追加し、入
力段と中間段の間のリンク接続は、入力段の各モジュー
ルの４つの出力端が中間段の全てのモジュール６５〜６
８の入力端にそれぞれ接続されるように、モジュールの
空いている端にそれぞれ接続する。また中間段と出力段
との間のリンク接続は、中間段の各モジュールの２つの
出力端の各々が、出力段の既存モジュール６９，７１お
よび新たに追加したモジュール７０，７２の各入力端に
それぞれ多重接続されるようにする。

【００４６】このように多重接続した結果、中間段のモ
ジュールから出力段のモジュールに送出されるパケット
は、そのパケットの行き先に対応するモジュール以外の
モジュールにも送られることになるが、そのようなモジ
ュールにおいては、制御情報デコード回路ＤＥＣにおい
てパケットのルーチングヘッダＲＨが解析されるので、
誤って自己の出力端に当該パケットを出力してしまうこ
とはない。

【００４７】本発明の実施にあたっては種々の変更態様
が可能である。例えば使用する自己ルーチングスイッチ
モジュールは２×４と４×２のものに限られるものでは
なく、入力端数と出力端数が異なる２種類のモジュール
であればよい。また拡張された自己ルーチング通話路の
入線および出線も８×８のものに限られないことは勿論
である。自己ルーチング通話路の接続段数もその入線お
よび出線数との関係で決められるものであって、例示の
３段に限られない。

【００４８】かくして、自己ルーチング通話路のリンク
段数を変えることなくその入出力端子数を変更すること
ができるので、自己ルーチング通話路を動作させたまま
でその規模拡張を行うことが可能となり、通話路規模拡
張に際しての動作停止による通信サービスの低下を防げ
る。図１４〜図１８では、本発明に係る自己ルーチング
交換システムの規模拡張が容易であることについて述べ
たが、こればかりでなく、各種サービス機能の拡張も可
能である。ただし、サービス機能拡張のための工夫が必
要であり、この工夫について説明する。まず図９に示し
た自己ルーチング交換システムにおいて、エラー制御等
の特定のサービスをオプション機能として加入者に対し
て提供する場合、自己ルーチングスイッチモジュールＳ
ＲＭ自体に予め特定のサービスを行う機能をハードウェ
ア上で付加する必要があり、何ら工夫がないと、スイッ
チモジュールのハード量が増大して交換システム全体と
しても大きな規模の不経済な装置になってしまう。

【００４９】また、各種サービスが更に追加されたとき
に、各スイッチモジュールを取り替えなければならずサ
ービスの増設にフレキシブルに対応できないことにな
る。一方、ＣＣＩＴＴ勧告Ｘ．２５ベースのパケット交
換ではパケットを全てソフトウェア的に処理する方式が
採用されているが、エラー制御等を厳密に規定している
ため、処理遅延が大きくなるため、パケット処理に当た
ってはできるだけハードウェアで処理することが好まし
く、またプロトコルも簡易なものが望ましい。

【００５０】そこで図９の自己ルーチング交換システム
に、工夫を施してオプションサービスにフレキシブルに
対応できるハード量の少ない簡易な自己ルーチング交換
システムも実現することにする。図１９は特定のサービ
スをオプション機能として提供できる自己ルーチング交
換システムの概念図を示す。本図において、自己ルーチ
ングモジュールＳＲＭは伝送情報Ｔ・ＩＮＦに付加され
た制御情報Ｃ・ＩＮＦを自律的にスイッチングして該制
御情報により指示された出線へ送出するもので、この制
御情報にはオプションサービス要求が含まれており、Ｏ
ＳＭは、モジュールＳＲＭのうちのオプションサービス
機能を持たせた所定モジュールであり、全モジュールＳ
ＲＭの中間段のモジュールと並列に設けられる。

【００５１】図１９に示した自己ルーチング交換システ
ムでは、入力情報のヘッダに特定のオプションサービス
が行われるべき旨の指示が含まれており、これに基づ
き、ルーチングヘッダＲＨが与えられてオプションサー
ビス用のモジュールＯＳＭに向けたパスが決定され、入
力段にあるモジュールＳＲＭから中間段にあるモジュー
ルＯＳＭに送られた情報は、そのエラー制御等のオプシ
ョンサービスを受け、ルーチングヘッダを付け替えて出
力段のスイッチモジュールＳＲＭへ送られる。図２０は
図１９のオプションサービスモジュールの部分を特に詳
細に示した自己ルーチング交換システムの回路図であ
り、オプションサービスモジュールＯＳＭ以外の部分は
図９の構成と同じである。この交換システムでは、例え
ば図９に示した自己ルーチング交換システムの自己ルー
チングスイッチモジュールＳＲＭの内の中間段に位置す
る所定の１つのスイッチモジュールＳＲＭ_2mをオプショ
ンサービスモジュールＯＳＭに取り替えている。この取
り替えの際には、入力段のスイッチモジュールＳＲＭ₁₁
からＳＲＭ_1N/nの各１個の出力端をオプションモジュー
ルＯＳＭの入力端と接続し、オプションモジュールＯＳ
Ｍの出力端はモジュールＳＲＭ₃₁からＳＲＭ_3N/nの各１
個の入力端に接続する。

【００５２】このオプションサービスモジュールＯＳＭ
においては、ＦＩＦＯメモリ８１を設けて伝送情報のバ
ッファを作り、ここに一旦格納された情報に対しプロセ
ッサ（ＣＰＵ）８２によりファームウェアで構成された
オプションサービス（ＯＳ）部８３において設定された
所定のサービス機能を実行してその結果をセレクタ（Ｓ
ＥＬ）８４に送出するとともにオプションサービス部８
３では更に、ルーチングヘッダＲＨにより情報パケット
のパスを選択するためにセレクタ（ＳＥＬ）８４に選択
信号を与えて伝送情報を所定のパスに対応するＦＩＦＯ
メモリ８５に格納するように構成されている。なお、本
図中のＦＩＦＯメモリは図解的に描いているが他の図の
ＦＩＦＯメモリ（ＦＭ）と全く同じである。

【００５３】次に、オプションサービスを受ける場合に
ついて説明する。加入者側の端末装置（図示せず）で例
えばＣＲＣ符号のエラー制御又はフロー制御のオプショ
ンサービス要求の設定を行うと、呼処理部１２は受信し
た識別情報内のバーチャルチャネル番号（ＶＣＮ）を基
に当該端末装置に接続されている付加回路（１１）にオ
プションサービスモジュールＯＳＭへのルーチングヘッ
ダ（ＲＨ）を設定し、伝送情報パケットにそのルーチン
グヘッダ及びオプションサービス要求を付加し、入力段
においては例えばスイッチモジュールＳＲＭ₁₁に送る。
モジュールＳＲＭ₁₁では、そのルーチングヘッダから中
間段のモジュールとしてオプションサービスモジュール
ＯＳＭを選択する。

【００５４】このようにしてルーチングヘッダによりオ
プションサービスの要求を発した端末装置からの情報パ
ケットは、オプションサービスモジュールＯＳＭにおい
て、ＦＩＦＯメモリ８１に一旦格納された後、プロセッ
サ８２を経て、オプションサービス部８３において例え
ばＣＲＣ符号のエラーチェックを実行した後、その結果
に応じてセレクタ（ＳＥＬ）８４を制御し、伝送情報パ
ケットをＦＩＦＯメモリ８５のいずれかに格納して、図
９の場合と同様にモジュールＯＳＭの出力端から出力段
のモジュールＳＲＭに向けて送出される。

【００５５】図２１は図１９においてエラーを検出した
ときの入力情報の流れを示す信号フローチャート、図２
２は図１９においてエラーを検出しなかったときの入力
情報の流れを示す信号フローチャートである。オプショ
ンサービスモジュールＯＳＭでエラーが検出されたとき
には、図２１のように情報パケットを廃棄して再送要求
パケットを生成しルーチングヘッダを付け替えて出力段
のモジュールを介して呼設定のあった端末装置に戻され
て再送要求がなされる。一方、エラーが検出されない時
は、図２２に示すように受信側の端末装置に情報転送が
行われることとなる。図２３は図２１および図２２の動
作を示すフローチャートである。

【００５６】図２４はエラー制御のプロトコル構成例を
示す図であり、レイヤでは情報送受のためのハードウ
ェアインタフェースが行われ、制御情報Ｃ・ＩＮＦのレ
イヤではパケット順序制御等が、そしてＣ・ＩＮＦレ
イヤではオプションサービス要求等が行われる。ま
た、伝送情報Ｔ・ＩＮＦのレイヤの共通部では多重化
パケットの識別等のパケット制御が行われ、Ｔ・ＩＮＦ
レイヤのオプション部でオプション制御の手順が設定
されるようになっている。尚、Ｔ・ＩＮＦのレイヤは
呼に特殊な制御を行うための手順が設定されている。

【００５７】これらＣＲＣ符号チェックの外にも、フロ
ー制御等の種々のオプションサービスを予めオプション
サービスモジュールＯＳＭに設定しておくことができる
ことは言うまでもない。図２５は図２０の中のセレクタ
制御回路の一具体例を示す回路図である。本図におい
て、ＦＩＦＯメモリ８５からの転送要求（＊１，＊２，
…＊ｎ−１，＊ｎ）を一つずつずらして各セレクタ（Ｓ
ＥＬ）９０に入力し、カウンタ９１からの指令値に基づ
いて固定優先回路９２及びエンコーダ９３を介して加算
器（ＡＤＤ）９４に送る。加算器９４では、カウンタ１
１の先の指令値とエンコーダ９３の出力が示す転送要求
番号（＊１，＊２，…＊ｎ−１，＊ｎ）を加算して当該
ＦＩＦＯメモリの番号を発生し図２０のセレクタ（ＳＥ
Ｌ）８６に送る。このセレクタ（ＳＥＬ）８６への指令
値はコントローラ（ＣＮＴ）９５へ戻されて当該転送要
求のあったＦＩＦＯメモリ８５に対して転送ＯＫ信号を
出力する。そして、転送が終了した信号をそのＦＩＦＯ
メモリ８５から受けると、今度はカウンタ９１のカウン
ト値をアップするための信号をカウンタ９１へ送る。

【００５８】これにより、セレクタ９０の選択信号は例
えば“１”だけアップされる。この場合、２つ以上の転
送要求が重なったときには、固定優先回路９２が所定の
優先順位（例えば図示の上から順）で転送要求信号をエ
ンコーダ９３へ送る。このようにして、複数の自己ルー
チングモジュールＳＲＭを自律的にスイッチして情報パ
ケットを転送する。

【００５９】かくして、図２０の自己ルーチング交換シ
ステムによれば、オプションサービスを実行するオプシ
ョンサービスモジュールを、図９のモジュール構成の自
己ルーチング交換システムの内の中間段の所定のモジュ
ールと取り替えてオプションサービス専用にしたので、
交換システム全体の構成を変更することなくオプション
サービスの追加に柔軟に対処でき、ハードウェア構成及
びプロトコルも簡易なものにすることができる。

【００６０】図９に示した本発明の自己ルーチング交換
システムを高効率で動作させるためには、情報の属性や
入力情報の混雑状況に応じて情報転送が行えることが望
ましい。すなわち、もし、図９の交換システムに何ら工
夫がなされないと、次のような２つの不利がある。第１
に、情報の属性を考慮せずに全て均一に扱うため、即時
性（リアルタイム）が要求されるデータ（例えば音声、
映像等）の処理が優先されず、交換機内の各自己ルーチ
ングスイッチモジュールＳＲＭでの時間遅延が生じてし
まう。第２に、トラフィックの偏りにより情報転送の過
負荷状態が生じ、これを制御する必要がある場合、ルー
チングヘッダＲＨの書き換えを行うが、その場合、同一
呼の情報が他のバッファＦＭ内に停滞していると、情報
の転送順序の逆転（追い越し）が発生することがある。

【００６１】図２６は優先処理をすることができる自己
ルーチング交換システムの概念図であり、各自己ルーチ
ングスイッチモジュールＳＲＭ₁₁〜ＳＲＭ_3N/nは呼処理
部１２から優先処理要求を受けると、その優先処理の必
要な入線の入力情報を優先選択して送出することとな
る。従って、呼設定時、情報の属性が優先処理を必要と
するもの（音声、映像等）であれば、呼処理部１２から
各モジュールＳＲＭ₁₁〜ＳＲＭ_3N/nに優先処理の割付け
が行われる。また、各モジュールＳＲＭ₁₁〜ＳＲＭ_3N/n
において入力情報の過負荷状態が検出できるようにして
おけば、呼処理部１２は情報の混雑を避けるようにやは
り各モジュールＳＲＭ₁₁〜ＳＲＭ_3N/nに優先処理の割付
けを行うことができる。

【００６２】図２７は優先処理を行うための自己ルーチ
ングスイッチモジュールの具体例を示す回路図である。
このＳＲＭは、図２０に示したＯＳＭと類似の構成をも
って図示するが、基本的には図７のＳＲＭや、図１６，
１７のＳＲＭと全く等価である。図２７において、自己
ルーチングスイッチモジュールＳＲＭの中に、呼処理部
のＭＰＵ１５（図１２）と信号の送受を、制御バス９６
を介して行う信号分配器ＳＤを設けるとともにセレクタ
制御回路（ＳＣ）９７が、図７に示すＳＣとは若干異な
る構成を有する。なお、図７のＳＣの具体例は、既に図
２５に示した回路ＳＣを用いることができる。

【００６３】図２８は優先処理を行うためのセレクタ制
御回路の一回路例を示す図であり、図２５のセレクタ制
御回路ＳＣに、優先処理のための回路を若干付け加えた
ものである。図２８において、コントローラ（ＣＮＴ）
１０５では、図２７のＦＩＦＯメモリ８５の各メモリの
情報格納状況を絶えず監視しており、その監視信号を信
号分配器ＳＤ１０１を介して、マイクロプロセッサＭＰ
Ｕ１５（図１２）へ報告している。即ち、その監視信号
を直接、プロセッサＭＰＵ１５に送る代わりに信号分配
器ＳＤ１０１でマスタ情報としてまとめプロセッサＭＰ
Ｕへ送っており、信号の分配制御を行っている。また、
コントローラ１０５からはプロセッサＭＰＵからの指令
により所定のＦＩＦＯメモリ８５の情報を優先的に転送
するための優先指示信号をセレクタ（ＳＥＬ）１０６に
送り、このセレクタ１０６は、プロセッサＭＰＵからの
指令によるその優先情報またはカウンタ９１の出力のい
ずれかを選択する。その他の構成は図２５の場合と同様
である。

【００６４】次に、情報の属性に対応した優先処理動作
を図２６乃至図２８について説明する。まず、マイクロ
プロセッサＭＰＵ１５は優先転送パスを予め決定してお
き、各モジュールＳＲＭに優先情報を設定する。一例と
して、モジュールＳＲＭ₃₁〜ＳＲＭ_3N/nのうち、モジュ
ールＳＲＭ₂₁からの情報を優先処理するように優先情報
を設定しておく。

【００６５】次に、呼設定時、端末装置（図２１，２
２）からの識別情報Ｉ・ＩＮＦ内のバーチャルチャネル
番号（ＶＣＮ）を基にプロセッサＭＰＵ１５を介して当
該端末装置に接続されている付加回路（既述）に所定の
出パスへのルーチングヘッダ（ＲＨ）を設定するが、こ
のときその呼の属性をチェックして音声、映像等の即時
性が要求される呼を検出したときは、その呼の入力情報
パケットが優先的に転送処理されるように予めそのルー
チングヘッダに、モジュールＳＲＭ₂₁を経由するように
優先処理を施しておく。

【００６６】そして、付加回路では入力情報にそのルー
チングヘッダを付加して入力段の例えばモジュールＳＲ
Ｍ₁₁に送る。モジュールＳＲＭ₁₁では、そのルーチング
ヘッダをみて中間段のモジュールＳＲＭ₂₁に転送する。
次に、出力段のモジュールＳＲＭ₃₁〜ＳＲＭ_3N/nでは予
めプロセッサＭＰＵにより優先転送先が例えばモジュー
ルＳＲＭ₂₁であると設定されているので（もっともこれ
は予めどのような優先転送ルートを決めておいてもよ
い）、入力情報パケットは図２７においてセレクタＳＥ
Ｌ８４を介してＦＩＦＯメモリ８５のうちの所定のＦＩ
ＦＯメモリ８５（例えば図中の最上欄のＦＩＦＯメモ
リ）に格納される。他方、プロセッサＭＰＵ１５からは
信号分配器ＳＤ１０１を経て、図２８に示したコントロ
ーラ１０５に優先転送処理要求信号が入力されると、こ
れはセレクタ１０６に切換信号ＳＷＳとして送られてい
る。これにより、図２５ではカウンタ９１の出力により
セレクタ９０の選択番号が逐次変化して行くのとは異な
り、図２８ではセレクタ１０６から固定した優先情報が
出力されるのでセレクタ９０は、優先処理のために指定
されたＦＩＦＯメモリのデータ転送が行われるように選
択される。この例では図２８の最上欄のセレクタ９０
（ＨＩＧＨ）が選択されることになる。

【００６７】そして、固定優先回路９２、エンコーダ９
３、及び加算器（ＡＤＤ）９４を経て、図２７に示した
セレクタＳＥＬ８６に送られ、このセレクタＳＥＬ８６
はＦＩＦＯメモリ８５の最上欄のメモリを選択して、モ
ジュールＳＲＭ₃₁〜ＳＲＭ_{3N /n}の各出力端に転送する。
このようにして即時性の必要な呼に対しては、優先ルー
トを指定して然も各モジュール内を転送し易く制御して
いる。

【００６８】次に、各モジュール内のバッファであるＦ
ＩＦＯメモリが過負荷状態を呈する場合の優先転送処理
について説明する。図２７のセレクタ制御回路ＳＣ９７
はＦＩＦＯメモリ８５から転送要求（＊１〜＊＊ｎ）
（図７のＲと同じ）を入力しているが、これとともに各
ＦＩＦＯメモリ８５の格納状況も過負荷信号＃＃１〜＃
＃ｎとして入力している。この過負荷信号はＦＩＦＯメ
モリ８５が一定値以上情報を格納したときを基準に設定
することができる。そこで図２８のコントローラ１０５
でこの過負荷信号＃＃１〜＃＃ｎを入力し、一括したマ
スタ情報として信号分配器ＳＤ１０１を経てプロセッサ
ＭＰＵに送る。プロセッサＭＰＵはこのマスタ情報（Δ
１〜Δｎ）を分析して更に信号分配器ＳＤを経て詳細情
報を読み取り、過負荷状態にあるＦＩＦＯメモリ８５か
らの情報を優先的に排出するため、制御信号Ｓ_c を送っ
てセレクタ１０６及び９０を制御する。

【００６９】従って、図２７のＦＩＦＯメモリ８５のう
ちの例えば最上欄のＦＩＦＯメモリが過負荷状態にある
とすれば、図２８のセレクタ９０の各々は転送要求＊１
が選択されるように制御されることとなる。尚、過負荷
状態のＦＩＦＯメモリが複数あるときには、固定優先回
路９２により選択される。この場合、過負荷状態が発生
しても、プロセッサＭＰＵ１５及び付加回路（１１）に
よるルーチングヘッダの書き換えは行わない。各パケッ
トの流れの順番が逆転しないようにするためである。

【００７０】このようにして過負荷状態にあるＦＩＦＯ
メモリ８５に格納されているパケット情報がルート変更
なしで優先的に各モジュールＳＲＭから送り出される。
最後に、図８の（Ａ）における自己ルーチングスイッチ
モジュール（ＳＲＭ）の各種実施例（第２〜第５実施
例）を提案する。なおＳＲＳＰの第１実施例について
は、既に図３〜図７に示した。まず第２実施例から説明
する。

【００７１】図２９は自己ルーチング通話路の第２実施
例の原理ブロック図である。図７に示した自己ルーチン
グスイッチモジュールＳＲＭでは、同一出力端に伝送情
報例えばパケットが集中するパケット衝突回避のために
ＦＩＦＯメモリを備えているが、例えば入力端数と出力
端数がそれぞれＮ本の場合、このＦＩＦＯメモリはＮ ²
個必要となる。したがって入線および出線数が増大する
と、必要なＦＩＦＯメモリの数は指数関数的に増大する
こととなる。またＦＩＦＯメモリに記憶させる内容はパ
ケット全体であり、バッファ機能を持たせるために複数
パケットを記憶できるようにＦＩＦＯメモリの記憶容量
を設定することを考慮すると、ＦＩＦＯメモリとして記
憶容量の大きなものが必要となる。しかしこのようにＦ
ＩＦＯメモリの記憶容量を大きく設定したとしても、パ
ケットの衝突が生じる確率は高くないので、通常はＦＩ
ＦＯメモリの記憶領域が全て使用されているわけではな
く、メモリの使用効率は高くない。

【００７２】したがって第２実施例では、入線数および
出線数の増大に対してもメモリ手段を大幅に増大させる
ことなく対応でき、かつメモリ手段を使用効率高く使用
できるような自己ルーチング通話路を提供する。図２９
において、複数の入線＃１〜＃Ｎと複数の出線＃１〜＃
Ｍを備え、各入線に入力された、ルーチングヘッダを付
加した伝送情報を、該ルーチングヘッダに基づき指定さ
れる出線に自律的にスイッチングする自己ルーチング通
話路であって、複数の入線から並列的に入力される伝送
情報を時間的に直列な形式に変換する変換手段１１１
と、変換手段１１１から順次に送出される伝送情報Ｔ・
ＩＮＦを順次に格納する伝送情報記憶手段１１２と、伝
送情報記憶手段１１２をアクセスするアドレスを格納
し、伝送情報記憶手段１１２に書込みアドレスとして順
次に与える書込みアドレス記憶手段１１３と、複数の出
線対応にそれぞれ設けられた複数の読出しアドレス記憶
手段１１４（１）〜１１４（Ｍ）と、書込みアドレス記
憶手段１１３から送出される、手段１１２をアクセスす
るためのアドレスを、伝送情報のルーチングヘッダＲＨ
に基づき、ルーチングヘッダで指定される出線に対応す
る読出しアドレス記憶手段１１４に、読出しアドレスと
して、格納するアドレス分配手段１１５と、複数の読出
しアドレス記憶手段１１４（１）〜１１４（Ｍ）を順次
に選択して、その格納アドレスを伝送情報記憶手段１１
２に、読出しアドレスとして与えるとともに書込みアド
レス記憶手段１１３に格納するアドレス選択手段１１６
と、アドレス選択手段１１６のアドレス選択によって伝
送情報記憶手段１１２から順次に読み出される伝送情報
を、選択された読出しアドレス記憶手段１１４に対応す
る出線に分配する分配手段１１７とを具備してなる。

【００７３】複数の入線にそれぞれ入力されたパケット
等の伝送情報は、変換手段１１１によって時間的に直列
なデータ形式に変換されて伝送情報記憶手段１１２に順
次に記憶されていく。この際の伝送情報記憶手段１１２
へのアドレス指定は書込みアドレス記憶手段１１３から
与えられるアドレスによる。のこアドレス指定と同時に
この書込みアドレス記憶手段１１３からのアドレスはア
ドレス分配手段１１５によって、そのアドレス位置に書
き込まれた伝送情報のルーチングヘッダＲＨで指定され
る出線に対応する、読出しアドレス記憶手段１１４に格
納される。このようにして伝送情報記憶手段１１２には
各伝送情報が格納される。また伝送情報記憶手段１１２
に格納されている伝送情報の送出先出線対応の読出しア
ドレス記憶手段１１４には、該伝送情報を読み出すため
のアドレスが格納される。

【００７４】アドレス選択手段１１６は読出しアドレス
記憶手段１１４（１）〜１１４（Ｍ）から順次に、格納
されている読出しアドレスを読み出し、これを用いて伝
送情報記憶手段１１２から伝送情報を読み出し、この読
み出した伝送情報を分配手段１１７でその伝送情報の送
出先に相当する出線に分配する。また読出しアドレス記
憶手段１１４（１）〜１１４（Ｍ）から読み出された読
出しアドレスは書込みアドレス記憶手段１１３に再び格
納され、伝送情報記憶手段１１２のアドレス指定のため
に用いられる。

【００７５】図３０は図２９の第２実施例を実現する具
体例を示す回路図であり、時分割多重部（ＭＵＸ）１２
１はＮ個の入線＃１〜＃Ｎを収容しており、各入線＃１
〜＃Ｎにそれぞれ並列的に入力されるパケットＰ（１）
〜Ｐ（Ｎ）を時分割多重して時系列な形態にし、入ハイ
ウェイＨＷ１に送出する。この入ハイウェイＨＷ１はラ
ンダムアクセスメモリ（ＲＡＭ）１２２のデータ入力端
ＤＩに接続されており、このＲＡＭ１２２に、入ハイウ
ェイＨＷ１上のパケットが順次に記憶される。ＲＡＭ１
２２に対するアドレス指定は空きアドレスメモリ１２４
に格納されているアドレスを用いて行われる。この空き
アドレスメモリ１２４はＦＩＦＯメモリで構成されてお
り、ＲＡＭ１２２のアドレス数に相当する数のアドレス
を記憶できる容量を備えている。

【００７６】空きアドレスメモリ１２４から出力される
アドレスはＲＡＭ１２２の書込みアドレス入力端ＷＡお
よびアドレス分配部（ＤＳ）１２６の入力端に導かれ
る。アドレス分配部１２６はルーチングヘッダコピー部
（ＲＨＣ）１２８によって切換え制御されて、入力され
たアドレスを出端子用ＦＩＦＯメモリ１２５（１）〜１
２５（Ｍ）の何れかに格納する。ＦＩＦＯメモリ１２５
（１）〜１２５（Ｍ）は、時分割多重分離部１２３に収
容されているＭ個の出線＃１〜＃Ｍにそれぞれ対応して
Ｍ個設けられており、出線＃１〜＃Ｍにおけるパケット
の衝突を回避するための複数個分のアドレスを記憶でき
る容量を備えている。ルーチングヘッダコピー部１２８
は入ハイウェイＨＷ１に接続されており、入ハイウェイ
ＨＷ１上のパケットのルーチングヘッダＲＨを読み取
り、それをアドレス分配部１２６に与えるように構成さ
れている。

【００７７】ＦＩＦＯメモリ１２５（１）〜１２５
（Ｍ）の内容はアドレス選択部（ＳＥＬ）１２７によっ
て順次に選択されて読み出され、ＲＡＭ１２２の読出し
アドレス入力端ＲＡおよび空きアドレスメモリ１２４の
入力端に送出される。ＲＡＭ１２２のデータ出力端ＤＯ
から読み出されたパケット情報は出ハイウェイＨＷ２に
順次に送られる。この出ハイウェイＨＷ２上のパケット
情報は時分割多重分離部１２３に入力され、ここで順次
に出線＃１〜＃Ｍに振り分けられる。時分割多重部１２
１、アドレス選択部１２７、および時分割多重分離部
（ＤＭＸ）１２３はクロック線（ＣＬＫ）１２９からの
クロックのタイミングでそれぞれ作動される。

【００７８】第２実施例の動作が以下に説明される。い
ま時分割多重部１２１の入線＃１〜＃Ｎにそれぞれパケ
ットＰ（１）〜Ｐ（Ｎ）が入力されているものとする。
各パケットＰ（１）〜Ｐ（Ｎ）は伝送情報Ｔ・ＩＮＦと
ルーチングヘッダＲＨとからなる。時分割多重部１２１
はこれらパケットＰ（１）〜Ｐ（Ｎ）を時分割多重して
時間的に直列なデータ列に並べ変えて入ハイウェイＨＷ
１に送出する。したがって入ハイウェイＨＷ１上のデー
タ速度は各入線＃１〜＃Ｎ上でのデータ速度のＮ倍とな
る。

【００７９】これらの各パケットＰ（１）〜Ｐ（Ｎ）は
ＲＡＭ１２２に順次に記憶されていく。この際のＲＡＭ
１２２に対するアドレス指定は空きアドレスメモリ１２
４から順次に読み出されるアドレスを書込みアドレスと
することにより行われる。空きアドレスメモリ１２４か
ら読み出されたアドレスはＲＡＭ１２２に送られると同
時に、アドレス分配部１２６を介してＦＩＦＯメモリ１
２５（１）〜１２５（Ｍ）の一つに格納される。

【００８０】すなわち、ルーチングヘッダコピー部１２
８は入ハイウェイＨＷ１上の各パケットＰ（１）〜Ｐ
（Ｎ）のルーチングヘッダＲＨを読み取り、このルーチ
ングヘッダＲＨによって当該パケットが出線＃１〜＃Ｍ
の何れに出力されるべきかを識別する。そしてそのルー
チングヘッダＲＨを用いてアドレス分配部１２６を切換
え制御し、空きアドレスメモリ１２４から送られてきた
アドレスを、ＲＡＭ１２２の当該アドレス位置に記憶さ
れるパケットが送出されるべき出線に対応するＦＩＦＯ
メモリ１２５に格納する。

【００８１】例えば入線＃１に入力されたパケットＰ
（１）の送出先が出線＃２である場合、当該パケットＰ
（１）は空きアドレスメモリ１２４からのアドレスで指
定されるＲＡＭ１２２のアドレス位置に書き込まれ、同
時にそのアドレスはルーチングヘッダコピー部１２８お
よびアドレス分配部１２６の制御によって、当該パケッ
トＰ（１）の送出先である出線＃２対応のＦＩＦＯメモ
リ１２５（２）に振り分けられて格納される。出線＃２
へ送出されるべきパケットが同時に複数個存在して衝突
を起こしている場合はＦＩＦＯメモリ１２５（２）にそ
の複数個のアドレスが格納されることになる。

【００８２】このようにしてＲＡＭ１２２には入力され
たパケットＰ（１）〜Ｐ（Ｎ）が順次に格納され、同時
に、これらパケットＰ（１）〜Ｐ（Ｎ）が格納されてい
るＲＡＭ１２２のアドレス情報が、各パケットＰ（１）
〜Ｐ（Ｎ）の送出先の出線対応の出線用アドレスＦＩＦ
Ｏメモリ１２５に格納される。ＲＡＭ１２２に格納され
たパケットＰ（１）〜Ｐ（Ｎ）の読出しは、アドレス選
択部１２７がクロック源１２９からのクロックによるタ
イミングで、ＦＩＦＯメモリ１２５（１）〜１２５
（Ｍ）をその順序で逐次に選択してそれに格納されたア
ドレスを読み出し、それをＲＡＭ１２２に読出しアドレ
スとして与えることによって行われる。これによりＲＡ
Ｍ１２２から出ハイウェイＨＷ２を介して時分割多重分
離部１２３に順次にパケットが送出されることとなる。
このアドレス選択部１２７で選択されたアドレスは同時
に、空きアドレスメモリ１２４に送られて格納され、Ｒ
ＡＭ１２２へのパケットの書込みアドレスとして再び使
用される。

【００８３】時分割多重分離部１２３は、例えばＦＩＦ
Ｏメモリ１２５（１）からのアドレスで読み出したパケ
ットは出線＃１へ、ＦＩＦＯメモリ１２５（２）からの
アドレスで読み出したパケットは出線＃２へ、…ＦＩＦ
Ｏメモリ１２５（ｋ）からのアドレスで読み出したパケ
ットは出線＃ｋへというように、入力されたパケットを
順次にその出線＃１〜＃Ｍに振り分ける。これにより入
線＃１〜＃Ｎに入力されたパケットＰ（１）〜Ｐ（Ｎ）
はそれぞれのルーチングヘッダＲＨで指定される送出先
出線に送られることとなる。

【００８４】かくして、図２９および図３０によれば、
自己ルーチング通話路を構成するに必要なメモリ手段
は、パケットを格納するためのＲＡＭ等のメモリと、Ｒ
ＡＭの空きアドレスを格納するための空きアドレスメモ
リと、ＲＡＭの読出しアドレスを格納するための出線の
数分の出線用アドレスメモリ１２５とでよい。この結
果、自己ルーチング通話路の入線数および出線数が増大
した場合にも、必要なメモリ手段の数を大幅に削減する
ことができる。この効果は入線および出線の数が増加す
ればするほど顕著となる。また空きアドレスメモリ１２
４および出線用アドレスメモリ１２５はＲＡＭ１２２の
アドレスを記憶する分だけの小容量のもので構成でき
る。さらにまたパケット情報を記憶するＲＡＭ１２２の
使用効率を高くすることができる。なお、ＲＡＭの容量
が非常に大きいときは空きアドレスメモリ１２４は不要
である。

【００８５】次に自己ルーチング通話路の第３実施例に
ついて説明する。この第３実施例の意図するところは、
前述の第２実施例と同様、メモリ手段の数を減らすこと
にある。図３１は自己ルーチング通話路の第３実施例の
原理ブロック図である。図３１において、１３１は自己
ルーチング通話路で、この自己ルーチング通話路１３１
はＮ本の入線１３２とＮ本の出線ハイウェイ１３３とを
もっている。

【００８６】１３４は記憶手段で、この記憶手段１３４
はＮ本の入線１３２のそれぞれに対応して設けられてい
る。また、記憶手段１３４の出力線はラッチ群１３５を
介してＮ本の出線１３３に接続されている。そして、こ
の記憶手段１３４は入線の伝送速度のＮ＋１倍の速度で
動作するメモリである。１３６は制御手段で、この制御
手段１３６は記憶手段１３４への書き込みおよび読み出
しを制御するものである。すなわち、この制御手段１３
６によって、記憶手段１３４が、入線伝送速度のＮ＋１
倍の速度で動作せしめられるとともに、Ｎ＋１倍の速度
のうちの１つのフェーズで書き込まれ、残りのＮフェー
ズでＮ本の出線１３３側へ読み出されるように入線１３
２の入力情報から制御手段１３６がルーチングヘッダを
検出して、入線伝送速度のＮ＋１倍の速度で記憶手段１
３４を動作させながらアドレスを指定して記憶手段１３
４への書き込みおよび読み出しを行うが、このとき記憶
手段１３４はＮ＋１倍の速度のうちの１つのフェーズで
書き込まれ、残りのＮフェーズでＮ本の出線１３３側へ
読み出される。出線１３３側へ読み出された伝送情報は
適宜ラッチ群１３５でラッチされながら出力されてい
く。

【００８７】図３２は図３１の要部に現れる信号波形を
示すタイムチャートであり、上欄より、入力情報、出力
情報、アドレス制御信号ＡＤ、書込み制御信号ＷＥおよ
び読み出し制御信号ＲＥを示す。図３３は図３１の第３
実施例を実現する具体例を示す回路図であり、この図３
３において、１３１は自己ルーチング通話路で、この自
己ルーチング通話路１３１はＮ本の入線１３２とＮ本の
出線１３３とをもっている。

【００８８】１３４は記憶手段としてのバッファメモリ
で、このバッファメモリ１３４はＮ本の入線１３２のそ
れぞれに対応して設けられている。また、バッファメモ
リ１３４の出力線はラッチ群１３５を介してＮ本の出線
１３３に接続されている。そして、このバッファメモリ
１３４は入線の伝送速度のＮ＋１倍の速度で動作するよ
うになっている。

【００８９】ラッチ群１３５は各バッファメモリ１３４
に対応してＮ個設けられており、更に各ラッチ群１３５
はＮ個のラッチ（フリップフロップ）１３９を有してい
る。１３６は制御手段としてのバッファメモリコントロ
ーラで、このバッファメモリコントローラ１３６は、バ
ッファメモリ１３４への書き込みおよび読み出しを制御
するとともに、各ラッチ１３９のラッチ状態をも制御す
るものである。

【００９０】１３７はルーチングヘッダ検出回路で、こ
のルーチングヘッダ検出回路１３７は、入線１３２の入
力情報例えばパケットからルーチングヘッダＲＨを検出
してこのルーチングヘッダＲＨをバッファメモリコント
ローラ１３６へ出力するとともに、伝送情報をバッファ
メモリ１３４へ出力するようになっている。上述の構成
により、入線１３２の入力情報からルーチングヘッダ検
出回路１３７がルーチングヘッダＲＨを検出して、この
ルーチングヘッダＲＨをバッファメモリコントローラ１
３６へ入力する。このとき、ルーチングヘッダ検出回路
１３７からは伝送情報がバッファメモリ１３４側へ送ら
れている。

【００９１】バッファメモリコントローラ１３６は、入
線の伝送速度のＮ＋１倍の速度で記憶手段１３４を動作
させながらアドレス制御信号ＡＤによりアドレスを指定
して更には書き込み制御信号ＷＥおよび読み出し制御信
号ＲＥによりバッファメモリ１３４への書き込みおよび
読み出しをそれぞれ行うが、このときバッファメモリコ
ントローラ１３６は、ルーチングヘッダＲＨを見て、バ
ッファメモリ１３４をＮ＋１倍の速度のうちの１つのフ
ェーズで書き込み、残りのＮフェーズでＮ本の出線１３
３側へ読み出すように制御する。

【００９２】また、同時に、バッファメモリコントロー
ラ１３６は、ラッチ１３９へもラッチ制御信号ＣＬＫ_ij
（ｉ，ｊはいずれも１〜Ｎ）を出力する。これにより、
出線１３３側へ読み出された出力情報は適宜ラッチ群１
３５でラッチされながら所要の出線１３３に出力されて
いく。図３４は図３３の要部に現れる信号波形を示すタ
イムチャートであり、上欄より、入力情報、出力情報、
アドレス制御信号ＡＤ、書き込み制御信号ＷＥ、読み出
し制御信号ＲＥ、ラッチ制御信号ＣＬＫ₁₁，ＣＬＫ₁₂，
ＣＬＫ₁₃…，ＣＬＫ_1nのタイムチャートを示す。

【００９３】なお、図３４においては、書き込み制御信
号ＷＥおよび読み出し制御信号ＲＥがＬレベルでイネー
ブルになっており、ラッチ制御信号（クロック）ＣＬＫ
_ijがＨレベルでデータラッチになる。また、ラッチ制御
信号はそれぞれ位相が１クロックずつ異なっている。こ
のようにして、各入線対応にバッファメモリ１３４を設
け、このバッファメモリ１３４を入線（出線）の伝送速
度のＮ＋１倍の速度で動作させるとともに、このＮ＋１
倍の速度のうちの１つのフェーズで書き込み、残りのＮ
フェーズでＮ本の出線１３３側へ読み出すように構成し
ているので、メモリ（図７のＦＩＦＯメモリＦＭに相当
するメモリ）の数を１／Ｎに減少でき、これにより回路
規模も小さくできる。

【００９４】次に自己ルーチング通話路の第４実施例に
ついて説明する。この第４実施例の意図するところは、
前述の第２実施例と同様、メモリ手段の数を減らすこと
にある。図３５は自己ルーチング通話路の第４実施例の
原理ブロック図である。図３５において、１４１は自己
ルーチング通話路で、この自己ルーチング通話路装置１
４１はＮ本の入線１３２とＮ本の出線１３３とをもって
いる。

【００９５】１４４は記憶手段で、この記憶手段１４４
はＮ本の出線１３３のそれぞれに対応して設けられてい
る。そして、この記憶手段１４４は入線の伝送速度のＮ
＋１倍の速度で動作するメモリである。１４５は速度変
換手段で、この速度変換手段１４５は入力情報をＮ＋１
倍の速度に変換するものである。

【００９６】１４６は制御手段で、この制御手段１４６
は速度変換手段１４５を制御したり、セレクタ（ＳＥ
Ｌ）１４７を制御したり、記憶手段１３４への書き込み
および読み出しを制御したりするものである。すなわ
ち、この制御手段１３６によって、記憶手段１３４が、
入線伝送速度のＮ＋１倍の速度で動作せしめられるとと
もに、Ｎ＋１倍の速度のうちのＮフェーズで該Ｎ本の入
線の情報が時分割で書き込まれ、残りの１フェーズで出
線１３３側へ読み出されるように制御される。

【００９７】セレクタ１４７は速度変換手段１４５から
の入力情報を出線対応の記憶手段１４４へ適宜振り分け
るものである。１４８はＯＲゲートで、このＯＲゲート
１４８によって制御手段１４６からの書き込み制御信号
が記憶手段１４４へ供給される。入線１３２の入力情報
を、速度変換手段１４５が入線の伝送速度のＮ＋１倍の
速度に変換するが、制御手段１４６は入力情報からルー
チングヘッダを検出して、制御信号ＶＣＫ_i （ｉは１〜
ｎ）を速度変換手段１４５へ送り、これにより速度変換
手段１４５から入力情報が記憶手段１４４側へ送り出さ
れる。

【００９８】また、制御手段１４６はセレクタ１４７へ
制御信号ＳＣＫ_i を送ることにより、セレクタ１４７を
適宜切り替えて速度変換手段１４５からの入力情報を所
望の記憶手段１４４へ送出する。このとき同時に制御手
段１４６から出力される書き込み用制御信号ＷＣＫ
_ij（ｉ，ｊはそれぞれ１〜ｎ）は次のようなタイミング
で記憶手段１４４へ書き込みおよび読み出しを行う。す
なわち、Ｎ＋１倍の速度のうちのＮフェーズでＮ本の入
線１３２に対して時分割で書き込みが行われ、残りの１
フェーズで出線１３３側への読み出しが行われる。

【００９９】図３６は図３５の要部の信号波形を示すタ
イムチャートであり、速度変換用制御信号ＶＣＫ_i 、セ
レクタ制御信号ＳＣＫ_i 、書き込み制御信号ＷＣＫ_ijお
よび読み出し制御信号ＲＣＫ_i のタイムチャートが示さ
れている。なお、＃１〜＃Ｎは各入線の番号に対応して
いる。図３７は図３５の第４実施例を実現する具体例を
示す回路図であり、この図３７において、１４１は自己
ルーチング通話路で、この自己ルーチング通話路１４１
はＮ本の入線１３２とＮ本の出線１３３とをもってい
る。

【０１００】１４４は記憶手段としてのバッファメモリ
で、このバッファメモリ１４４はＮ本の出線１３３のそ
れぞれに対応して設けられている。また、各バッファメ
モリ１４はＦＩＦＯメモリとして構成されている。そし
て、このバッファメモリ１４４は入線の伝送速度のＮ＋
１倍の速度で動作するようになっている。１４５は速度
変換装置で、この速度変換装置１４５は入力情報をＮ＋
１倍の速度に変換するものである。

【０１０１】１４６は制御装置で、この制御装置１４６
は速度変換装置１４５を制御したり、セレクタ１４７を
制御したり、バッファメモリ１４４への書き込みおよび
読み出しを制御したりするものである。１４７はセレク
タで、このセレクタ１４７は制御装置１４６からのセレ
クタ制御信号ＳＣＫ_i を受けて速度変換装置１４５から
の伝送情報Ｔ・ＩＮＦを出線対応の所望のバッファメモ
リ１４４へ適宜振り分けるものである。

【０１０２】１４８はＯＲゲートで、このＯＲゲート１
４８によって制御装置１４６からの書き込み制御信号Ｗ
ＣＫ_ijがバッファメモリ１４４へ供給される。１４９は
ルーチングヘッダ検出回路で、このルーチングヘッダ検
出回路１４９は、入線１３２の入力情報例えばパケット
からルーチングヘッダＲＨを検出してこのルーチングヘ
ッダＲＨを制御装置１４６へ出力するとともに、伝送情
報を速度変換装置１４５へ出力するようになっている。

【０１０３】１５０はラッチ（フリップフロップ）で、
このラッチ１５０はデータを元の入線速度に戻して出線
へ送出するために使用される。上述の構成により、入線
１３２の入力情報からルーチングヘッダ検出回路１４９
がルーチングヘッダＲＨを検出して、このルーチングヘ
ッダＲＨを制御装置１４６へ入力する。このとき、ルー
チングヘッダ検出回路１４９からは伝送情報が速度変換
装置１４５側へ送られている。

【０１０４】そして、この速度変換装置１４５は伝送情
報を入線の伝送速度のＮ＋１倍の速度に変換する。ま
た、制御装置１４６はルーチングヘッダＲＨを受け取
り、入力情報の出力先を見て、出力先の出線に対応する
バッファメモリ１４４にスイッチするように、セレクタ
１４７をセレクタ制御信号ＳＣＫ_i （ｉは１〜ｎ）で制
御し、更に速度変換装置１４５から伝送情報を読み出す
クロックＶＣＫ_i 、Ｎ個のバッファメモリ１４４をシェ
アーして書き込むためのクロックＷＣＫ_ij（ｉ，ｊはそ
れぞれ１〜ｎ）、およびバッファメモリ１４４から読み
出すためのクロックＲＣＫ_i を制御する。

【０１０５】このとき制御装置１４６からは次のような
タイミングでバッファメモリ１４４への書込みおよび読
出しを行う。すなわち、Ｎ＋１倍の速度のうちのＮフェ
ーズでＮ本の入線１３２の情報を時分割で書き込みを行
い、残りの１フェーズで出線１３３側へ読み出す。そし
て、出線１３３側へ読み出された出力情報はクロックＲ
ＣＫ_i に同期して作動しているラッチ１５０でラッチさ
れながらもとの入線の伝送速度に戻されて所要の出線１
３３に出力されていく。図３６を参照すると、書込み用
クロックＷＣＫ_ijの立ち上がりで、バッファメモリ１４
４に書き込まれ、読み出し用クロックＲＣＫ_i の立ち上
がりで、バッファメモリ１４４から読み出されるととも
に、ラッチ１５０にてラッチされるようになっている。

【０１０６】また、書込み用クロックＷＣＫ₁₁〜ＷＣＫ
_1n，（…，ＷＣＫ_n1〜ＷＣＫ_nn）はそれぞれ位相が１ク
ロックずつ異なっている。このようにして、出線対応に
バッファメモリ１４４を設け、このバッファメモリ１４
４を入線（出線）の伝送速度のＮ＋１倍の速度で動作さ
せるとともに、Ｎ＋１倍の速度のうちのＮフェーズで、
Ｎ本の入線１３２の情報を時分割で書き込み、残りの１
フェーズで出線側へ読み出すように構成しているので、
図７のＦＩＦＯメモリに相当するメモリの数を１／Ｎに
減少でき、これにより回路規模も小さくできる。

【０１０７】次に自己ルーチング通話路の第５実施例に
ついて説明する。この第５実施例の意図するところは、
前述の第２実施例と同様、メモリ手段の数を減らすこと
にある。図３８は自己ルーチング通話路の第５実施例の
原理ブロック図である。第５実施例にかかる自己ルーチ
ング通話路は、複数の入線と複数の出線とを有し、入線
から入力されたルーチングヘッダを含む入力情報を、そ
のルーチングヘッダに対応した出線に送出するものであ
って、各入線対応に設けられて入力された入力情報をそ
れぞれ一時蓄積する複数の蓄積回路１５１〜１５３、そ
の出力信号及び制御信号に応じて、複数の蓄積回路１５
１〜１５３の出力端と複数の出線との間を空間的に接続
する切換え回路１５４、複数の蓄積回路１５１〜１５３
に蓄積される入力情報例えばパケットのルーチングヘッ
ダがそれぞれ並列にアドレス入力として導かれ、そのア
ドレスに対応したデータとして複数の蓄積回路１５１〜
１５３に送出される送出許可信号と切換え回路１５４に
送出される制御信号とを保持する記憶回路１５５を具備
する。

【０１０８】各入線に入力された入力情報は蓄積回路１
５１〜１５３に一時的に保持される。これら入力情報中
のルーチングヘッダＲＨが並列的に取り出されてアドレ
ス入力として記憶回路１５５に与えられる。記憶回路１
５５はそのアドレス対応に送出許可信号と制御信号とを
保持しており、それらをそれぞれ蓄積回路１５１〜１５
３と切り換え回路１５４とに送出する。入力情報が衝突
を生じた場合は送出許可信号によって、衝突を起こして
いる複数の蓄積回路のうちの一つが選択されてその蓄積
するデータブロックが送出され、一方、制御信号によっ
て切換え回路１５４が切り換えられてその選択された入
力情報を、そのルーチングヘッダに対応した出線に送出
する。かかる操作を順次に繰り返して衝突を起こした入
力情報を時間的に分けて順次に同一出線に送出する。

【０１０９】図３９は図３８の第５実施例を実現する具
体例を示す回路図であり、この自己ルーチング通話路は
入出力数が４×４のものを例示している。図中、１３２
（１）〜１３２（４）は入線、１６２（１）〜１６２
（４）はＦＩＦＯメモリにより構成される伝送情報バッ
ファ、１６３（１）〜１６３（４）はＦＩＦＯメモリに
より構成されるルーチングヘッダバッファ、１６４
（１）〜１６４（４）はルーチングヘッダレジスタ、１
６５はアービトレーションメモリ、１６６はマトリクス
スイッチ、１３３（１）〜１３３（４）は出線、１６８
は送出許可線、１６９は制御線である。

【０１１０】入線１３２（１）〜１３２（４）には図４
に示されるようなフォーマットの入力情報が入力され
る。この入力情報はルーチングヘッダと伝送情報Ｔ・Ｉ
ＮＦとからなり、ルーチングヘッダは出線１３３（１）
〜１３３（４）の一つを送出先として指定するものであ
り、したがって２ビットの情報からなる。伝送情報バッ
ファ１６２（１）〜１６２（４）は図４に図示の入力情
報を複数個順次に記憶できるものであり、ルーチングヘ
ッダバッファ１６３（１）〜１６３（４）は図４に図示
の入力情報のうちのルーチングヘッダＲＨのみを複数個
順次に記憶できる。ルーチングヘッダレジスタ１６４
（１）〜１６４（４）は、ルーチングヘッダバッファ１
６３（１）〜１６３（４）に蓄積されているルーチング
ヘッダを一つずつ取り出して一時的に保持するものであ
り、ルーチングヘッダレジスタ１６４（１）〜１６４
（４）の出力は並列的にアービトレーションメモリ１６
５のアドレス入力に導かれる。各ルーチングヘッダレジ
スタ１６４（１）〜１６４（４）の出力はそれぞれ２ビ
ットとなっている。

【０１１１】アービトレーションメモリ１６５には各ア
ドレス対応に１ワードのデータが記憶されており、この
１ワードの内容は４ビットの情報送出許可信号と１６ビ
ットのクロスポイント制御信号とからなる。情報送出許
可信号は伝送情報バッファ１６２（１）〜１６２（４）
にそれぞれ１ビットずつ割り当てられるものであって、
バッファ１６２（１）〜１６２（４）がマトリクススイ
ッチ１６６に、その保持する伝送情報を送出してよいか
否かを決定する情報である。送出許可の時は“１”、不
許可の時は“０”が設定される。これら情報送出許可信
号は送出許可線１６８を介してバッファ１６２（１）〜
１６２（４）のイネーブル端子に送られる。クロスポイ
ント制御情報はマトリクススイッチ１６６の入出力間の
接続を制御するものであり、制御線１６９を介してマト
リクススイッチ１６６の制御端子に送出される。アービ
トレーションメモリ１６５には出線数（Ｍ）の入線数
（Ｎ）乗のワード数（Ｍ^N ）が格納されている。

【０１１２】以下、通話路の動作を説明する。各入線１
３２（１）〜１３２（４）に入力された入力情報は伝送
情報バッファ１６２（１）〜１６２（４）にそれぞれ格
納されるとともに、そのルーチングヘッダがルーチング
ヘッダバッファ１６３（１）〜１６３（４）に格納され
る。このルーチングヘッダは順次にルーチングヘッダバ
ッファ１６３（１）〜１６３（４）から読み出されてル
ーチングヘッダレジスタ１６４（１）〜１６４（４）に
一時格納され、各ルーチングヘッダレジスタ１６４
（１）〜１６４（４）の出力はアドレス信号としてアー
ビトレーションメモリ１６５に与えられる。これらのル
ーチングヘッダによってどの入線の入力情報がどの出線
に出力されるかが一義に決まる。

【０１１３】アービトレーションメモリ１６５からアド
レス対応のワードが読み出され、伝送情報バッファ１６
２（１）〜１６２（４）に送出許可信号として、またマ
トリクススイッチ１６６にクロスポイント制御信号とし
てそれぞれ送られる。送出許可信号によってバッファ１
６２（１）〜１６２（４）はその格納データを送出して
よいか、あるいは一時的に送出待合わせするかが決定さ
れる。またクロスポイント制御信号によってマトリクス
スイッチ１６６は、各入線１３２（１）〜１３２（４）
の入力情報がそのルーチングヘッダ対応の出線に送られ
るように、バッファ１６２（１）〜１６２（４）と出線
１３３（１）〜１３３（４）との間で経路設定するよう
に切り換えられる。

【０１１４】いま入線１３２（１）〜１３２（４）の入
力情報が何れも同じ出線を送出先とする衝突が生じた場
合、アービトレーションメモリ１６５はバッファ１６２
（１）〜１６２（４）に送る送出許可信号のうちの一つ
のみを“１”として当該伝送情報バッファに送出許可を
与えてその格納した伝送情報をマトリクススイッチ１６
６を介して所望の出線に出力し、一方、他の伝送情報バ
ッファには入力情報の送出を見合わさせる。かかる操作
を順次に繰り返して衝突を起こしている入力情報を順次
に同一の出線に送出するものである。

【０１１５】このようにして、各入線の入力情報のルー
チングヘッダの組合わせをアドレスとしてアービトレー
ションメモリ１６５からデータを読み出すことによっ
て、衝突時のアービトレーション処理、すなわち互いに
衝突している複数の入線から一つの入線を選択して出線
に結合させる処理、とマトリクススイッチ１６６のパス
設定とを同時に行うことができる。

【０１１６】第５実施例は種々の変更態様が可能であ
る。例えばアービトレーションメモリとしてはリードオ
ンリーメモリ（ＲＯＭ）を用いてその内容を固定しても
よいし、あるいはＲＡＭを用いた外部からの制御によっ
て書き換え可能としてもよい。また実施例は入出力が４
×４の自己ルーチング通話路についてのものであるが、
勿論これに限らず、Ｐ×Ｑ（Ｐ，Ｑは２以上の整数）の
自己ルーチング通話路にも適用できる。

【０１１７】かくして、入線数がＮの場合、入力情報を
一時的に保持するためのバッファの数はＮ個でよく、図
７のもとでのＮ² 個の場合に比べてその数を大幅に減ず
ることができ、装置の小型化、低廉化が可能となる。ま
たアービトレーションメモリの内容を変更するだけで、
衝突時のアービトレーション処理の内容を容易に変更す
ることができる。

【０１１８】なお本発明は、音声、ファクシミリデー
タ、コンピュータデータ等の交換網、特に高速パケット
交換網や非同期転送モード交換網のデータ交換に利用で
きる。

【図面の簡単な説明】

【図１】従来例であるBanyan type の自己ルーチング通
話路を表す回路図である。

【図２】図１の通話路の規模を拡大する場合の構成を示
す図である。

【図３】本発明に係る自己ルーチング交換システムにお
ける通話路の第１実施例を示す構成図である。

【図４】入線側に現れる情報のフォーマットの第１例を
示す図である。

【図５】入線側に現れる情報のフォーマットの第２例を
示す図である。

【図６】図３に示す第１実施例に係る通話路の具体例を
示す図である。

【図７】自己ルーチングスイッチモジュール（ＳＲＭ）
の具体例を示す回路図である。

【図８】（Ａ）は本発明に係る自己ルーチング交換シス
テムの概要を示すブロック図であり、（Ｂ）はパケット
交換網を示す図である。

【図９】本発明に係る自己ルーチング交換システムの構
成例を示す図である。

【図１０】ルート設定手段の出力に現れる情報のフォー
マットの第１例を示す図である。

【図１１】ルート設定手段の出力に現れる情報のフォー
マットの第２例を示す図である。

【図１２】ルート設定手段の具体例を示す回路図であ
る。

【図１３】制御情報を具体的に表した図である。

【図１４】本発明に基づいて規模拡張された自己ルーチ
ング通話路を示す結線図である。

【図１５】規模拡張前における、本発明に係る４×４の
自己ルーチング通話路の一例を示す結線図である。

【図１６】図１５における２×４の自己ルーチングスイ
ッチモジュールの一構成例を示す回路図である。

【図１７】図１５における４×２の自己ルーチングスイ
ッチモジュールの一構成例を示す回路図である。

【図１８】図１５の自己ルーチング通話路を規模拡張し
た後の自己ルーチング通話路を示す結線図である。

【図１９】特定のサービスをオプション機能として提供
できる自己ルーチング交換システムの概念図である。

【図２０】図１９のオプションサービスモジュールの部
分を特に詳細に示した自己ルーチング交換システムの回
路図である。

【図２１】図１９においてエラーを検出したときの入力
情報の流れを示す信号フローチャートである。

【図２２】図１９においてエラーを検出しなかったとき
の入力情報の流れを示す信号フローチャートである。

【図２３】図２１および図２２の動作を示すフローチャ
ートである。

【図２４】エラー制御のプロトコル構成例を示す図であ
る。

【図２５】図２０の中のセレクタ制御回路の一具体例を
示す回路図である。

【図２６】優先処理をすることができる自己ルーチング
交換システムの概念図である。

【図２７】優先処理を行うための自己ルーチングスイッ
チモジュールの具体例を示す回路図である。

【図２８】優先処理を行うためのセレクタ制御回路の一
回路例を示す図である。

【図２９】自己ルーチングスイッチモジュールの第２実
施例の原理ブロック図である。

【図３０】図２９の第２実施例を実現する具体例を示す
回路図である。

【図３１】自己ルーチングスイッチモジュールの第３実
施例の原理ブロック図である。

【図３２】図３１の要部に現れる信号波形を示すタイム
チャートである。

【図３３】図３１の第３実施例を実現する具体例を示す
回路図である。

【図３４】図３３の要部に現れる信号波形を示すタイム
チャートである。

【図３５】自己ルーチングスイッチモジュールの第４実
施例の原理ブロック図である。

【図３６】図３５の要部の信号波形を示すタイムチャー
トである。

【図３７】図３５の第４実施例を実現する具体例を示す
回路図である。

【図３８】自己ルーチングスイッチモジュールの第５実
施例の原理ブロック図である。

【図３９】図３８の第５実施例を実現する具体例を示す
回路図である。

【符号の説明】

１０…ルート設定手段 １１…付加回路 １２…呼処理部 １６…テーブル ２０，３０…自己ルーチング通話路 ８５…ＦＩＦＯメモリ １０１…信号分配器 １０５…コントローラ ＳＲＭ…自己ルーチングスイッチモジュール ＲＨ…ルーチングヘッダ Ｔ・ＩＮＦ…伝送情報 Ｃ・ＩＮＦ…制御情報 ＯＳＭ…オプションサービスモジュール

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願昭62−120296 (32)優先日 昭62(1987)５月19日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭62−121054 (32)優先日 昭62(1987)５月20日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭62−176466 (32)優先日 昭62(1987)７月15日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭62−175950 (32)優先日 昭62(1987)７月16日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭62−231816 (32)優先日 昭62(1987)９月16日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願昭62−231817 (32)優先日 昭62(1987)９月16日 (33)優先権主張国 日本（ＪＰ） (72)発明者 阿部 俊二 神奈川県横浜市港南区上大岡西１−10−９ ニューパース上大岡606 (72)発明者 西野 哲男 神奈川県川崎市中原区新城中町８−13 矢 嶋マンション303 (72)発明者 福井 敏正 神奈川県川崎市中原区木月住吉町1885−３ 木月住吉団地３−32 (72)発明者 磯野 修 神奈川県川崎市高津区溝ノ口452 七浦荘 (72)発明者 橘 哲夫 神奈川県川崎市中原区上新城１−４−39 第一新城寮 (72)発明者 岩渕 英介 神奈川県横浜市金沢区六浦２−４−14 (72)発明者 早見 七郎 神奈川県横浜市緑区長津田４−９−６ ホ ドガヤマンション408号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の入線から入力される各伝送情報お
   よび識別情報の対のうちの該識別情報を監視して、該入
   線から該識別情報により指定された、前記入線に対応す
   る出線に至るまでのパスを設定するための制御情報を生
   成し前記伝送情報と共に送信するように構成され、 前記複数の入線および出線の間に、１つの入線から１つ
   の出線に至るまでのパスが形成されかつ、前記制御情報
   を監視して、当該伝送情報を当該入線から自律的に当該
   出線へ送出せしめ、非同期転送モードの呼の接続制御を
   行う自己ルーチングスイッチであって、 各前記入線から入力される各前記伝送情報を各前記入線
   対応又は各前記出線対応に格納するバッファメモリと、 各前記入線対応の前記バッファメモリ内における前記伝
   送情報の格納状況を監視し、監視結果を出力する監視手
   段と、 該監視結果を受信して前記バッファメモリの負荷状態を
   認識し、該バッファメモリの格納状態を制御する制御手
   段とを備えたことを特徴とする自己ルーチングスイッ
   チ。
2. 【請求項２】 前記監視手段は、前記バッファメモリの
   格納状況が一定値を超えた際に前記制御手段に過負荷信
   号を出力する請求項１記載の自己ルーチングスイッチ。